CN219659830U - 一种高速多业务芯片间传输接口 - Google Patents
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Abstract
本实用新型涉及电子电路技术领域，公开了一种高速多业务芯片间传输接口，包括物理编码模块和适配模块；物理编码模块包括SICI_PCS_Syn模块、SICI_PCS_OH_Ext模块、SICI_PCS_OH_Ins模块、Scram模块、Descram模块；所述SICI_PCS_Syn模块和SICI_PCS_OH_Ext模块通过电信号连接，SICI_PCS_OH_Ext模块分别与Descram模块和SICI_PCS_OH_Ins模块电信号连接，Scram模块和SICI_PCS_OH_Ins模块电信号连接，SICI_PCS_Syn模块的输入接口和SICI_PCS_OH_Ins模块的输出接口作为该高速多业务芯片间传输接口的物理层接口；Descram模块与适配模块电信号连接，适配模块与Scram模块电信号连接；适配模块还双向连接有低速信号接口、SDH信号接口、RAP寄存器访问接口和RAP自定义包接口；本实用新型大大节约了高速速收发器数量，减少PCB板上走线，提高了系统可靠性，降低设备成本，提高了设备的竞争力，具有很高的经济效益。
Description
技术领域
本实用新型涉及到电子电路技术领域，具体涉及到一种高速多业务芯片间传输接口。
背景技术
在多子卡电路系统中，子卡和主卡间需要传输很多信息，比如寄存器访问信息，以太网包，或者SDH业务等，传统设计中，会把每种信息用一种独立的总线来传输(比如PCIe、SGMII等)，这样造成背板走线数量较多，PCB布线困难，成本增加。
实用新型内容
为了解决以上现有技术的不足，本实用新型基于FPGA提供一种高速多业务芯片间传输接口，它可以把多种信息(寄存器访问信息，以太网包，或者SDH业务等)集中到一组物理总线上传输，大大降低了背板走线数量，及FPGA高速收发器数量，降低了系统成本，增加了可靠性。
本实用新型采用的技术方案如下：一种高速多业务芯片间传输接口，包括物理编码模块和适配模块；
所述物理编码模块包括SICI_PCS_Syn模块、SICI_PCS_OH_Ext模块、SICI_PCS_OH_Ins模块、Scram模块、Descram模块；
所述SICI_PCS_Syn模块和SICI_PCS_OH_Ext模块通过电信号连接，SICI_PCS_OH_Ext模块分别与Descram模块和SICI_PCS_OH_Ins模块电信号连接，Scram模块和SICI_PCS_OH_Ins模块电信号连接，所述SICI_PCS_Syn模块的输入接口和SICI_PCS_OH_Ins模块的输出接口作为该高速多业务芯片间传输接口的物理层接口；所述Descram模块与适配模块电信号连接，所述适配模块与Scram模块电信号连接；所述适配模块还双向连接有低速信号接口、SDH信号接口、RAP寄存器访问接口和RAP自定义包接口。
进一步的，SDH信号接口具有独立的物理通道；RAP寄存器访问接口和RAP自定义包接口共用RAP物理通道，它们占用不同的复帧位置，以达到合理分配带宽，不会显著增大传输延迟。
其中，值得说明的是：上述电信号连接的信号传输方向，均是由前一个模块传输到后一个模块，如Scram模块和
SICI_PCS_OH_Ins模块电信号连接，其信号传输方向为Scram模块到SICI_PCS_OH_Ins模块；
SICI为Serial Inter-Chip Interface(中文为串行接口芯片)的首字母简写；
PCS为物理编码子层的英文首字母简写；
物理编码模块处理SICI帧及复帧定位，开销插入及抽取，扰码/解扰码等，通过设置物理编码模块不同的基本帧的位宽，物理编码模块可以运用到不同场景。适配器模块把SDH信号，RAP寄存器访问包和RAP自定义包及其它低速信号适配进SICI帧结构；
SICI_PCS_Syn模块处理SICI基本帧同步(帧搜索)，SICI基本帧格式如下：
| SH[1:0] | RV | FP | #1STM16 Data[15:8] | #0STM16 Data[15:8] | RD[3:0] | #1STM16 Data[7:0] | #0STM16 Data[7:0] |
其中，该基本帧格式中，并行时钟频率是155.52MHz，因此接口串行速率是6.2208Gbps；基本帧长度40比特，SDH数据占用32比特(支持传输两路STM-16信号)，其它8比特用来传输帧信息及自定义包信息等；SH 2比特同步头，同时也作为复帧同步开销及远端告警指示等，这两比特总是相反的；除SH外，其它38比特需要扰码，采用10GE以太网64/66B相同的扰码多项式；RV RAP(Register Access Packet)包的数据有(RD)效指示信号，1比特，高电平有效；FP两组STM16信号帧脉冲，1比特，高电平有效。帧脉冲跟随数据可以取消对端芯片的STM-6再索帧逻辑，以节约逻辑资源，如果为了节约传输带宽，也可以把该比特用着其它目的；RD RAP包数据，4比特，因此RAP总共带宽622.08Mbps；RAP的位置可以用来传不同类型的RAP包，通过不同的复帧位置来获得不同的带宽。
虽然输入数据位宽是40比特，和SICI基本帧相同，但是由于物理层模块处理了串并转换后，SICI基本帧并不一定和40比特位置完全同步，所以，需要作帧同步处理。帧同步状态机有3个状态：HUNT状态、SLIP状态和SYNC状态。在HUNT状态，如果在SH位置探测到SH[1]不等于SH[0]，则进入SLIP状态，否则，SH计数器加1，如果SH计数器的值大于31，表示收到连续32个正确的SH，SICI帧进入SYNC同步状态，在SYNC状态，当连续收到8个错误的SH时或者4个复帧的CRC错误，SICI帧进入HUNT状态。在进入SLIP状态时，产生一个比特滑动指示脉冲送到物理层(或者外部滑动模块)，然后等待比特滑动完成(这个时间跟不同的物理层相关，实际实现时这个时间是参数，可以根据实际情况修改)后进入HUNT状态。该模块产生两个告警信号：帧头错误和帧丢失。只要有任何一次SH错误，就会产生帧头错误告警，在帧失步状态下会产生帧丢失告警。
SICI_PCS_OH_Ext模块处理复帧同步、CRC校验及开销抽取。
SICI复帧格式如下：
其中，SH[0]用来传递复帧信息及开销；复帧图案为0x7FFFFE，占24比特；对前一复帧所有比特进行CRC16计算(生成多项式17‘h11021)，结果存在当前复帧的最后16比特；216比特的保留域，可以用来传递需要的信息(确保不要有连续的22个1出现)，如果没有使用，必须为0；R0用来传递远端帧失步信号，R1用来传递远端复帧失步信号，R2用来传递远端CRC校验错误信号；R3到R215可以用来传输任意的信息；
当收到连续8个正确的复帧图案(7FFFFE)时，SICI复帧帧进入同步状态，同时把本地复帧计数器同步到正确的值，在同步状态，当连续收到8个错误的复帧图案时，SICI复帧进入失步状态。在复帧计数器为0时，锁存前一复帧的CRC计算结果，同时前一复帧接收到CRC值和前前复帧计算的CRC值相比较，如果不相同，则产生CRC错误告警指示信号。该模块产生3个本地告警信号：复帧头错误、复帧丢失和CRC错误。同时抽取远端的3个告警信号：远端帧丢失、远端复帧丢失和远端CRC错误。
SICI_PCS_OH_Ins模块插入复帧图案(7FFFFE)、CRC计算及插入，接收方向告警插入。为了调试，该模块也能通过软件配置主动插入错误的帧头，错误的复帧头，错误的CRC。本地复帧计数器和SH[0]来源于前一级模块，本模块只在复帧号为0到23的位置插入复帧图案(7FFFFE)，在复帧号为24到26的位置插入本地接收方向对应的告警，在复帧号为240到255插入前一复帧计算出的CRC值。其它位置保留外部输入的SH[0]，由SICI适配模块灵活处理。
Scram模块处理发送侧帧的扰码，只有38比特的数据位需要扰码，SH[1:0]的位置不扰码，扰码多项式是x58+x43+1。扰码的作用一是消除过长的连续0或1，便于对端接收方向物理层模块时钟恢复，二是把有规律的码流随机化，降低出现虚假的SH同步头的概率。
Descram模块处理接收侧帧的解扰码，解扰码是扰码的逆操作，把接收到扰码后的38比特数据经过解扰后，恢复出真正的数据，送到SICI适配模块。
适配模块，根据前述内容，把SH[0]里R3到R215的内容(如果有定义)插入和取出，把两路STM-16的数据及帧头指示插入和取出，以及根据复帧号，取出和插入真正的RAP包及自定义RAP包。
RAP突发读包格式如下：
突发读-请求包
| DPID | SPID | PT[3:0] | BN | ADD | CRC |
突发读-失败响应包
| DPID | SPID | PT[3:0] | BN | ADD | CRC |
突发读-成功响应包
RAP突发写包格式如下:
突发写-请求包
其中，PT:(Packet Type)包类型；SPID:Source Port ID源端口ID.DPID:Destination Port ID目的端口ID；BN:(Burst Number)突发数量.000000:突发数量为64,000001突发数量为1,111111突发数量为63；ADD读地址，RDAT读数据，CRC整个包的CRC16计算值，采用多项式x16+x12+x5+1。
RAP自定义包格式如下：
| DPID | SPID | PT[3:0] | RES | 自定义包内容 | CRC |
其中，PT:(Packet Type)包类型；SPID:Source Port ID源端口ID.DPID:Destination Port ID目的端口ID；RES保留比特，目前没有使用；CRC整个包的CRC16计算值，采用多项式x16+x12+x5+1；自定义包的内容可以是小于65536字节包长度的任意整数字节包。
有益效果：
本实用新型提供的一种高速多业务芯片间传输接口，把两组STM-16的业务、寄存器访问功能、以太网包业务以及其它低速信号集成到一组6.2208Gbps高速收发器中，大大节约了高速速收发器数量，减少PCB板上走线，提高了系统可靠性，降低设备成本，提高了设备的竞争力，具有很高的经济效益。
附图说明
图1为本实用新型一种高速多业务芯片间传输接口的示意图
具体实施方式
下面将结合本实用新型实施例中的附图，对本实用新型实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本实用新型一部分实施例，而不是全部的实施例。基于本实用新型的实施例，本领域普通技术人员所获得的所有其他实施例，都属于本实用新型的保护范围。
如图1所示的一种高速多业务芯片间传输接口，包括物理编码模块和适配模块；
所述物理编码模块包括SICI_PCS_Syn模块、SICI_PCS_OH_Ext模块、SICI_PCS_OH_Ins模块、Scram模块、Descram模块；
所述SICI_PCS_Syn模块和SICI_PCS_OH_Ext模块通过电信号连接，SICI_PCS_OH_Ext模块分别与Descram模块和SICI_PCS_OH_Ins模块电信号连接，Scram模块和SICI_PCS_OH_Ins模块电信号连接，所述SICI_PCS_Syn模块的输入接口和SICI_PCS_OH_Ins模块的输出接口作为该高速多业务芯片间传输接口的物理层接口；所述Descram模块与适配模块电信号连接，所述适配模块与Scram模块电信号连接；所述适配模块还双向连接有低速信号接口、SDH信号接口、RAP寄存器访问接口和RAP自定义包接口。
在本实施例中，SDH信号接口具有独立的物理通道；RAP寄存器访问接口和RAP自定义包接口共用RAP物理通道，它们占用不同的复帧位置，以达到合理分配带宽，不会显著增大传输延迟。
在本实施例中，值得说明的是：上述电信号连接的信号传输方向，均是由前一个模块传输到后一个模块，如Scram模块和SICI_PCS_OH_Ins模块电信号连接，其信号传输方向为Scram模块到SICI_PCS_OH_Ins模块；
SICI为Serial Inter-Chip Interface(中文为串行接口芯片)的首字母简写；
PCS为物理编码子层的英文首字母简写；
物理编码模块处理SICI帧及复帧定位，开销插入及抽取，扰码/解扰码等，通过设置物理编码模块不同的基本帧的位宽，物理编码模块可以运用到不同场景。SICI适配器模块把SDH信号，RAP寄存器访问包和RAP自定义包及其它低速信号适配进SICI帧结构；
SICI_PCS_Syn模块处理SICI基本帧同步(帧搜索)，SICI基本帧格式如下：
| SH[1:0] | RV | FP | #1STM16 Data[15:8] | #0STM16 Data[15:8] | RD[3:0] | #1STM16 Data[7:0] | #0STM16 Data[7:0] |
其中，该基本帧格式中，并行时钟频率是155.52MHz，因此接口串行速率是6.2208Gbps；基本帧长度40比特，SDH数据占用32比特(支持传输两路STM-16信号)，其它8比特用来传输帧信息及自定义包信息等；SH 2比特同步头，同时也作为复帧同步开销及远端告警指示等，这两比特总是相反的；除SH外，其它38比特需要扰码，采用10GE以太网64/66B相同的扰码多项式；RV RAP(Register Access Packet)包的数据有(RD)效指示信号，1比特，高电平有效；FP两组STM16信号帧脉冲，1比特，高电平有效。帧脉冲跟随数据可以取消对端芯片的STM-6再索帧逻辑，以节约逻辑资源，如果为了节约传输带宽，也可以把该比特用着其它目的；RD RAP包数据，4比特，因此RAP总共带宽622.08Mbps；RAP的位置可以用来传不同类型的RAP包，通过不同的复帧位置来获得不同的带宽。
虽然输入数据位宽是40比特，和SICI基本帧相同，但是由于物理层模块处理了串并转换后，SICI基本帧并不一定和40比特位置完全同步，所以，需要作帧同步处理。帧同步状态机有3个状态：HUNT状态、SLIP状态和SYNC状态。在HUNT状态，如果在SH位置探测到SH[1]不等于SH[0]，则进入SLIP状态，否则，SH计数器加1，如果SH计数器的值大于31，表示收到连续32个正确的SH，SICI帧进入SYNC同步状态，在SYNC状态，当连续收到8个错误的SH时或者4个复帧的CRC错误，SICI帧进入HUNT状态。在进入SLIP状态时，产生一个比特滑动指示脉冲送到物理层(或者外部滑动模块)，然后等待比特滑动完成(这个时间跟不同的物理层相关，实际实现时这个时间是参数，可以根据实际情况修改)后进入HUNT状态。该模块产生两个告警信号：帧头错误和帧丢失。只要有任何一次SH错误，就会产生帧头错误告警，在帧失步状态下会产生帧丢失告警。
SICI_PCS_OH_Ext模块处理复帧同步、CRC校验及开销抽取。
SICI复帧格式如下：
其中，SH[0]用来传递复帧信息及开销；复帧图案为0x7FFFFE，占24比特；对前一复帧所有比特进行CRC16计算(生成多项式17‘h11021)，结果存在当前复帧的最后16比特；216比特的保留域，可以用来传递需要的信息(确保不要有连续的22个1出现)，如果没有使用，必须为0；R0用来传递远端帧失步信号，R1用来传递远端复帧失步信号，R2用来传递远端CRC校验错误信号；R3到R215可以用来传输任意的信息；
当收到连续8个正确的复帧图案(7FFFFE)时，SICI复帧帧进入同步状态，同时把本地复帧计数器同步到正确的值，在同步状态，当连续收到8个错误的复帧图案时，SICI复帧进入失步状态。在复帧计数器为0时，锁存前一复帧的CRC计算结果，同时前一复帧接收到CRC值和前前复帧计算的CRC值相比较，如果不相同，则产生CRC错误告警指示信号。该模块产生3个本地告警信号：复帧头错误、复帧丢失和CRC错误。同时抽取远端的3个告警信号：远端帧丢失、远端复帧丢失和远端CRC错误。
SICI_PCS_OH_Ins模块插入复帧图案(7FFFFE)、CRC计算及插入，接收方向告警插入。为了调试，该模块也能通过软件配置主动插入错误的帧头，错误的复帧头，错误的CRC。本地复帧计数器和SH[0]来源于前一级模块，本模块只在复帧号为0到23的位置插入复帧图案(7FFFFE)，在复帧号为24到26的位置插入本地接收方向对应的告警，在复帧号为240到255插入前一复帧计算出的CRC值。其它位置保留外部输入的SH[0]，由SICI适配模块灵活处理。
Scram模块处理发送侧帧的扰码，只有38比特的数据位需要扰码，SH[1:0]的位置不扰码，扰码多项式是x58+x43+1。扰码的作用一是消除过长的连续0或1，便于对端接收方向物理层模块时钟恢复，二是把有规律的码流随机化，降低出现虚假的SH同步头的概率。
Descram模块处理接收侧帧的解扰码，解扰码是扰码的逆操作，把接收到扰码后的38比特数据经过解扰后，恢复出真正的数据，送到SICI适配模块。
适配模块，根据前述内容，把SH[0]里R3到R215的内容(如果有定义)插入和取出，把两路STM-16的数据及帧头指示插入和取出，以及根据复帧号，取出和插入真正的RAP包及自定义RAP包。
RAP突发读包格式如下：
突发读-请求包
| DPID | SPID | PT[3:0] | BN | ADD | CRC |
突发读-失败响应包
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突发读-成功响应包
RAP突发写包格式如下:
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其中，PT:(Packet Type)包类型；SPID:Source Port ID源端口ID.DPID:Destination Port ID目的端口ID；BN:(Burst Number)突发数量.000000:突发数量为64,000001突发数量为1,111111突发数量为63；ADD读地址，RDAT读数据，CRC整个包的CRC16计算值，采用多项式x16+x12+x5+1。
RAP自定义包格式如下：
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其中，PT:(Packet Type)包类型；SPID:Source Port ID源端口ID.DPID:Destination Port ID目的端口ID；RES保留比特，目前没有使用；CRC整个包的CRC16计算值，采用多项式x16+x12+x5+1；自定义包的内容可以是小于65536字节包长度的任意整数字节包。
通过本传输接口，把两组STM-16的业务、寄存器访问功能、以太网包业务以及其它低速信号集成到一组6.2208Gbps高速收发器中，大大节约了高速速收发器数量，减少PCB板上走线，提高了系统可靠性，降低设备成本，提高了设备的竞争力，具有很高的经济效益。
以上所述仅为本实用新型的较佳实施例而已，并不用以限制本实用新型，凡在本实用新型的精神和原则之内，所有的任何修改、等同替换、改进等，均应包含在本实用新型的保护范围之内。
Claims (3)
1.一种高速多业务芯片间传输接口，其特征在于：
包括物理编码模块和适配模块；
所述物理编码模块包括SICI_PCS_Syn模块、SICI_PCS_OH_Ext模块、SICI_PCS_OH_Ins模块、Scram模块、Descram模块；
所述SICI_PCS_Syn模块和SICI_PCS_OH_Ext模块通过电信号连接，SICI_PCS_OH_Ext模块分别与Descram模块和SICI_PCS_OH_Ins模块电信号连接，Scram模块和SICI_PCS_OH_Ins模块电信号连接，所述SICI_PCS_Syn模块的输入接口和SICI_PCS_OH_Ins模块的输出接口作为该高速多业务芯片间传输接口的物理层接口；所述Descram模块与适配模块电信号连接，所述适配模块与Scram模块电信号连接；所述适配模块还双向连接有低速信号接口、SDH信号接口、RAP寄存器访问接口和RAP自定义包接口。
2.根据权利要求1所述的一种高速多业务芯片间传输接口，其特征在于：所述SDH信号接口具有独立的物理通道。
3.根据权利要求1所述的一种高速多业务芯片间传输接口，其特征在于：所述RAP寄存器访问接口和RAP自定义包接口共用RAP物理通道。
Priority Applications (1)
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|---|---|---|---|
| CN202320498099.7U CN219659830U (zh) | 2023-03-15 | 2023-03-15 | 一种高速多业务芯片间传输接口 |
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Publications (1)
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| CN219659830U true CN219659830U (zh) | 2023-09-08 |
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Country Status (1)
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2023
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Legal Events
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