JP3408720B2

JP3408720B2 - 高速同期多重化装置

Info

Publication number: JP3408720B2
Application number: JP15396197A
Authority: JP
Inventors: 勢一大和; 登亀井; 一好大隈; 勝巳須川; 博智門田; 智幸坂田
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 1996-06-13
Filing date: 1997-06-11
Publication date: 2003-05-19
Anticipated expiration: 2017-06-11
Also published as: US6041062A; EP0813319A2; DE69739200D1; EP0813319B1; CN1170993A; EP0813319A3; JPH1065637A; CN1092880C

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、高速同期多重化装
置に関し、特にＳＤＨ（Synchronous Digital Higherac
hy) 装置における局内の高速装置と低速装置との間のイ
ンタフェースを電気信号によって行うようにしたＳＤＨ
装置に関するものである。なお、本発明による高速同期
多重化装置は、北米仕様のＳＯＮＥＴ（Synchronous Op
tical Network ）にもそのまま適用でき、その場合には
ＳＴＭ (Synchronous Transport Module) 信号がＳＴＳ
（Synchronous Transport Signal）信号に、そしてＶＣ
（Virtual Container ）信号がＶＴ（Virtual Tributar
y ）信号にそれぞれ置き換えられる。

【０００２】ＳＤＨ装置は、フレーム化された情報を、
光信号によって同期をとって高速伝送する装置である。
ＳＤＨ装置においては、回路規模を縮小してコストダウ
ンと性能向上を図ることが必要であり、その一手法とし
て装置間インタフェースを電気信号によって行えるよう
にしたＳＤＨ装置の実現が要望されている。

【０００３】

【従来の技術】図１は、従来の装置間の接続方法を示し
たものであって、低速装置２００と高速装置２０１との
間は、光信号によって接続される。図１に示すように従
来のＳＤＨ装置においては、低速装置２００と高速装置
２０１との間のインタフェースは、光インタフェースの
ＳＴＭ−０ (SynchronousTransport Module Level On
e、北米仕様ではＳＴＳ−１）等で行われていた。ま
た、この場合の信号速度は、ＳＤＨ方式の規格どおり、
５１．８４Ｍｂ／ｓであった。

【０００４】図２は、従来の低速装置２００と高速装置
２０１との構成例を示したものである。図２の低速装置
２００において、低速側の入力光信号は、光／電気（Ｏ
／Ｅ）変換され、変換された入力電気信号はＳＴＭフレ
ームを分離するＳＴＭ終端で終端する。次に、データの
位置を示すポインタの処理が行われ、入力信号のクロッ
クから装置内クロックに乗り換えるクロック（ＣＬＫ）
乗換が行われる。その後、フレームアライナにおいてフ
レームが整列され、そしてポインタが挿入される。最後
に、ＳＴＭフレームを形成するＳＴＭ多重が行われて電
気／光（Ｅ／Ｏ）変換を経て高速装置２０１に出力され
る。一方、高速装置２０１からの光信号は、上記の逆の
順序で処理が行われて、低速側の光信号として出力され
る。

【０００５】高速装置２０１では、低速側からの入力光
信号がＯ／Ｅ変換され、ＳＴＭフレームを分離するＳＴ
Ｍ終端が行われる。次に、データの位置を示すポインタ
の処理が行われ、入力信号のクロックから装置内クロッ
クに乗り換えるクロック（ＣＬＫ）乗換の後、装置内フ
レームに変換される。最後に、高速多重装置（ＭＵＸ）
で、他の信号と共に多重化されてからＥ／Ｏ変換されて
局間に送出される。一方、局間からの入力光信号は、高
速分離装置（ＤＭＵＸ）において分離され、上記と逆の
順序で処理が行われて低速側に光信号が送出される。

【０００６】このように従来のＳＤＨ装置においては、
各装置内で受信したＳＴＭ信号を一旦終端し、送出時に
改めてＳＴＭ信号を組み立ててから送出していた。装置
内のインタフェースにはＶＣ３２等のインタフェースが
用いられ、ＳＴＭ終端後にはポインタ処理によって位相
調整を行い、さらに装置内におけるフレーム検出を入力
信号から検出したフレームパターンを用いて行ってい
た。また、高速ＤＭＵＸから低速側に対する光信号を生
成する処理としては、装置内フレーム変換、フレームア
ライナ、ポインタ挿入、ＳＴＭ多重等の処理が行なわれ
ていた。

【０００７】図３は、従来の低速装置２００と高速装置
２０１との間におけるクロックの乗り換えを説明するも
のである。図３において、低速装置２００は、局内クロ
ック（ＣＬＫ）によって低速装置内のデータのフレーム
多重を行ない、Ｅ／Ｏ変換して得られた光信号を高速装
置２０１に伝送する。それに対向する高速装置２０１で
は、その光信号をＯ／Ｅ変換したのち、前記光信号から
抽出した伝送路クロック（ＣＬＫ）を用いてフレーム同
期をとり、局内クロックを使って局内ＣＬＫ乗換を行っ
た後に装置内の信号として出力する。

【０００８】一方、高速装置２０１は、局内ＣＬＫを用
いてフレームを多重し、さらにＥ／Ｏ変換して得られた
光信号を低速装置２００へ伝送する。前記低速装置２０
０は、それをＯ／Ｅ変換した後その光信号から抽出した
伝送路ＣＬＫによってフレーム同期をとり、局内クロッ
クを用いて局内ＣＬＫ乗換を行ってから装置内にその信
号を送出する。このように従来の装置においては、受信
インタフェースに光信号から抽出したクロックを用いて
いた。

【０００９】図４は、従来装置におけるアラーム収集の
優先処理を示したものである。図４に示すように、アラ
ーム（ＡＬＭ）収集部２１０はＡＬＭ収集パッケージ
（ＰＫＧ）からのアラームを収集し、優先処理部２１１
ではそのアラームの優先処理を行なう。次に、アラーム
（ＡＬＭ）出力変換部２１２でそれをＡＬＭ出力に変換
し、外部アラーム（ＡＬＭ）収集装置インタフェース部
２１３から外部のＡＬＭ収集装置に対する所定のアラー
ム信号として出力する。このようなアラーム処理は、従
来においては、図示のようにＡＬＭ収集部２１０から外
部ＡＬＭ収集装置インタフェース部２１３に至るまで殆
どソフトウェア処理によって行われていた。

【００１０】図５は、従来装置における電源供給方法を
示している。図５に示すように、装置ユニット２２０に
は、各パッケージ（ＰＫＧ）とは別個に設けられたパワ
ーユニット（ＰＵ）２２１，２２２が搭載され、それか
ら他のＰＫＧに電源を供給するように構成していた。こ
のように、パワーユニットは、各ＰＫＧとは別構成で装
置の一部としてまとめて配置されていた。

【００１１】

【発明が解決しようとする課題】上述したように、従来
のＳＤＨ装置においては、図１に示すように装置間イン
タフェースに光インタフェースを用い、各装置内でそれ
ぞれＯ／Ｅ変換、ＳＴＭ終端、そして装置内フレームに
変換する機能等が必要であったため、これらの部分は装
置の回路規模を大きくする大きな要因となっていた。以
下、光インタフェースを用いた従来技術の具体的な問題
点を列記する。

【００１２】低速装置と高速装置との間で送受信される
情報量はＳＴＭ−０の場合に５１．８４Ｍｂ／ｓとなる
が、それらを全て装置内でシリアル処理すると装置内回
路のタイミングマージンが不足し、ＥＣＬ回路を使用す
ることが必要となって消費電力が大きくなり、また実装
規模も大きくなる。

【００１３】装置間のインタフェースに光インタフェー
スを用いていたため、Ｏ／Ｅ変換後、装置内フレームに
変換する機能が必要となってこの機能を実現するための
回路規模が大きくなる。また、従来装置においては、上
り方向の外部入力のフレーム周期で処理を行って、高速
ＭＵＸ部でフレーム位相吸収を行っていたが、このため
高速ＭＵＸの回路規模が大きくなる。

【００１４】上り方向の外部入力のフレーム終端を行っ
てから装置内フレームに変換していたため、終端情報の
装置内フレームへの乗せ換え回路の回路規模が大きくな
る。さらに、ＳＴＭ−０のフレームはスクランブルやデ
ィスクランブルによって同期を確立させていたが、その
回路部分の回路規模が非常に大きくなる。また、高速Ｄ
ＭＵＸからの処理として、装置内フレーム変換、フレー
ムアライナ、ＳＴＭ多重等の機能が低速装置と高速装置
で重複しており、その分ＳＤＨ装置としての回路規模が
大きくなる。また、図３に示すように、低速装置と高速
装置との間は非同期を前提としており、無駄なスタッフ
機能やＣＬＫ乗換機能が必要となり、その結果回路規模
が大きくなる。

【００１５】装置パラメータの設定に関して、従来は制
御装置と接続してＳＤＨ装置の内部パラメータの設定変
更を行っていたが、その部分のソフトウェア、ハードウ
ェアの規模が大きかった。さらに、高速装置と低速装置
が未接続の場合は、その回線は未使用となるが、未使用
回線のＡＬＭは、保守運用上、故障標定の際の切り分け
の妨げになる。誤って未接続が発生した場合には、回線
切り替えの警報もマスクすると、切り替えも発生しない
ことから回線が断状態になってしまう。

【００１６】障害処理に関して、従来のＳＤＨ装置では
図４に示すように、警報処理はソフトウェアで行ってい
た。一方、高速装置は、回線収容数が膨大であって警報
処理をすべてソフトウェアで行うとすると、装置の動作
性能（処理時間規格）を満足できない。また、デコード
したＡＬＭも膨大な数となって、ハードウェアで単純に
信号線として渡すことは不可能である。そのため、この
場合の優先処理をすべてハードウェアのデコードに頼る
と、優先処理の内容に変更や誤りがあった場合にその変
更量が膨大となる。

【００１７】保守運用上、ＡＬＭ処理においてひとつの
ＡＬＭが波及して連鎖的にＡＬＭが発生するが、その場
合の優先処理を時間軸に沿って行う場合に、ＰＫＧの警
報収集ポーリングの順番や警報検出の時間によって無駄
な優先処理結果が生じたり、またある一定時間の警報蓄
積後でないと実行できない複雑な優先処理が必要とな
る。

【００１８】パッケージの実装や機能分割に関し、従来
のＳＤＨ装置では図５に示すように、規格化された実装
スペースにおいて一部の電源パッケージ等に電源部を集
約して実装していたが、各ＰＫＧを機能分割して階層的
に装置を構成する場合にそれらの機能が多いとＰＫＧの
種類が増加し、その実装が不可能となる事態が生じるよ
うになる。

【００１９】その他、パッケージ間の電気的インタフェ
ース等に関し、パッケージの送出側から受信側へ信号を
渡す際に、受信側がＣＭＯＳ回路の場合には受信側のＰ
ＫＧ挿抜等によって電源電圧が過渡的に上昇し、受信バ
ッファの電源よりも入力電圧が高くなってラッチアップ
が発生し、その結果バッファが破損する場合が生じる。
さらに、２５ＭHzの高速クロック信号の使用によって配
線容量の影響が現れ、そのＣＬＫ幅に対してフレームパ
ルス（ＦＰ）の波形が末広がりとなりクロック信号によ
るフレームパルスの二度打ちすをするようになる。

【００２０】そこで本発明の目的は、上記種々の問題点
に鑑み、高速同期多重化装置であるＳＤＨ装置における
各装置間の重複した機能構成部分の見直しを行い、簡易
な電気インターフェースを採用することによってさらに
装置の規模の低減を実現し、その結果消費電力の逓減を
も達成した高速同期多重化装置を提供することにある。

【００２１】また本発明の目的は、前記装置構成の見直
しの結果必要となる障害検出手段やクロック供給手段を
提供し、さらに上述した従来装置の種々の問題点の解決
を図った高速同期多重化装置を提供しようとするもので
ある。すなわち、本発明を実施することによって、従来
は制御装置で制御を行っていたものを、自装置のみで制
御可能とし、さらに高速にＡＬＭ処理が可能となり、回
路誤動作の回避と機能分割が容易な回路構成となる高速
同期多重化装置を提供することを目的としている。

【００２２】

【課題を解決するための手段】本発明によれば、低速デ
ィジタル回線が接続／収容される第１の通信装置と、高
速同期多重回線と接続する第２の通信装置から成る高速
同期多重化装置であって、前記第１の通信装置と第２の
通信装置に共通の通信レート基準クロック信号を供給す
るクロック供給手段、そして前記第１の通信装置で発生
した障害と前記第２の通信装置の障害とを切り分けるア
ラーム処理手段、を有し、前記第１の通信装置は、前記
低速ディジタル回線からの受信データを前記基準クロッ
ク信号と同期する所定のシリアルデータとしてそのフレ
ーム信号と共に前記第２の通信装置へ送出し、前記第２
の通信装置はその受信データを高速同期多重信号として
前記高速同期多重回線に出力し、前記第２の通信装置
は、前記高速同期多重回線から受信した高速同期多重信
号のデータを前記基準クロック信号と同期する所定のシ
リアルデータとしてそのフレーム信号と共に前記第１の
通信装置へ送出し、前記第１の通信装置はその受信デー
タを前記低速ディジタル回線のデータとして出力し、そ
して前記第１の通信装置は、さらにその障害情報を前記
アラーム処理部へ通知する、高速同期多重化装置が提供
される。

【００２３】そして、前記１の通信装置は、電気インタ
フェースを介して、前記低速終端部からのデータをその
まま送出し、又はそのデータをＶＣ（北米仕様ではＶ
Ｔ）信号に変換したデータを送出する。一方、前記第２
の通信装置は、電気インタフェースを介して、前記低速
終端部へのデータをそのまま送出し、高速同期多重回線
からの信号をＳＴＭ（北米仕様ではＳＴＳ）信号のまま
送出し、又はそれＶＣ信号に変換して送出する。また、
前記ＶＣ信号にはＳＴＭ信号のヘッダフォーマットが付
加され、そのヘッダフォーマットのポインタと障害情報
を通知する障害通知バイトだけが使用される

【００２４】また本発明によれば、パラレルデータから
なるＳＴＭ−０（北米仕様ではＳＴＳ−１）信号と、シ
リアルデータからなるＳＴＭ−０信号との相互の変換を
行う低速装置と、該シリアルデータからなるＳＴＭ−０
信号と、より高次のＳＴＭ信号との相互の変換を行う高
速装置とからなる高速同期多重化装置において、前記低
速装置と高速装置との間を、ＳＴＭ−０インタフェース
による電気インタフェースによって接続した高速同期多
重化装置が提供される。前記電気インタフェースとし
て、ＳＴＭ−０信号を分割してなる２本の電気信号が用
いられる。また、前記高速装置内におけるＳＴＭ−０信
号についてのインタフェースをＳＴＭ−０インタフェー
スによって行う。

【００２５】より具体的には、高速装置１内におけるＳ
ＴＭ−０インタフェースにおいて、低速装置２から高速
装置１に対する上り方向の信号のフレーム位相を装置内
フレーム位相に乗り換える処理を行う。その場合に、装
置内フレーム位相に乗り換えたＳＴＭ−０信号を単純に
多重してより高次のＳＴＭ信号を形成する。さらに、Ｓ
ＴＭ−０インタフェースにおいて、フレームの検出をフ
レームパルスによって行うようにする。

【００２６】また、高速装置１内におけるＳＴＭ−０イ
ンタフェースにおいて、高速装置１から低速装置２に対
する下り方向の信号に対して断検出と誤り検出とを行っ
て低速装置２に転送し、低速装置２において高速装置１
から伝送されたフレームパルスによって同期検出を行
う。上記の場合に、高速装置１と低速装置２とを同一の
クロック供給装置３からのクロックによって動作させる
ようにする。

【００２７】さらに具体的には、本発明による高速同期
多重化装置において、装置を構成する各パッケージにス
イッチを設けて、このスイッチの操作によって、装置の
内部パラメータの設定変更を行うようにする。高速同期
多重化装置の各部を構成する装置間を接続する装置間接
続用コネクタ７１に、コネクタ７１の実装または未実装
を示すＩＮＳ情報を設け、このＩＮＳ情報に応じて、コ
ネクタ７１の未実装時における他装置との間におけるア
ラーム情報の波及をマスクする。回線切り替えトリガに
ついては、ＩＮＳ情報による波及のマスクから除外す
る。

【００２８】また、本発明による高速同期多重化装置の
アラーム処理では、装置内各部のアラームを波及順に収
集して符号化し、この符号列をデコードして最上位のア
ラーム発生部を検出する優先処理をハードウェアを用い
たデコード処理によって実現する。その優先処理結果
は、シリアルデータとしてレジスタを介して処理装置へ
インタフェースされる。この場合、優先処理をＲＯＭに
予め記憶されている情報によるマッピングでデコードし
て実現する。さらに、装置内各部のアラーム収集の際
に、アラーム波及の末端から上位のアラームを含めてア
ラームを収集する。

【００２９】さらに本発明によれば、装置を構成する各
パッケージの電源装置を、それぞれのパッケージに分散
して搭載する。また、装置を構成する各パッケージの未
挿入を示すＩＮＳ情報を設け、このＩＮＳ情報に応じて
前段のパッケージからの入力電圧の立ち上がりを遅らせ
るようにする。そして、入力信号を同期化するフレーム
パルスの幅を入力信号のクロック幅より狭くする。

【００３０】

【発明の実施の形態】以下、本発明について詳細に説明
する。図６は、本発明による高速同期多重化装置の基本
構成を示したものである。図６に示すように、本例に示
すＳＤＨ装置は、低速ディジタル回線が接続／収容され
る第１の通信装置２と、ＳＴＭ回線と接続する第２の通
信装置１から成る。さらに、前記第１の通信装置２と第
２の通信装置１に共通の通信レート基準クロック信号を
供給するクロック供給手段３と、前記第１の通信装置２
の障害と第２の通信装置１の障害とを切り分けるアラー
ム処理手段６とが設けられる。

【００３１】前記第１の通信装置２は、低速ディジタル
回線からの受信データを前記基準クロック信号と同期す
る所定のシリアルデータとして、そのフレーム信号と共
に第２の通信装置１へ送出する。前記第２の通信装置１
は、その受信データをＳＴＭ信号として前記ＳＴＭ回線
に出力する。また、前記第２の通信装置１は、ＳＴＭ回
線から受信したＳＴＭ信号のデータを前記基準クロック
信号と同期する所定のシリアルデータとして、そのフレ
ーム信号と共に前記第１の通信装置２へ送出する。前記
第１の通信装置２は、その受信データを前記低速ディジ
タル回線のデータとして出力する。さらに、前記第１の
通信装置２は、その障害情報を前記アラーム処理部６へ
通知する。

【００３２】前記第１の通信装置２は、低速ディジタル
回線を終端する低速終端部２１、前記低速終端部２１か
らのデータを前記所定のシリアルデータとして第２の通
信装置１へ送信するデータ組立／送信部２２、そして前
記第２の通信装置１から受信した所定のシルアルデータ
を低速ディジタル回線のデータとして前記低速終端部２
１に与えるデータ受信／分解部２３から成る。

【００３３】前記データ組立／送信部２２は、前記所定
のシリアルデータとして前記低速終端部２１からのデー
タをそのまま送出するか、又はそれをＶＣ信号に変換し
たデータを送出する。そして、前記ＶＣ信号にさらにＳ
ＴＭ信号のヘッダフォーマットを付加する。前記ヘッダ
フォーマットでは、ポインタ及び前述した障害情報をア
ラーム処理部６へ通知するための障害通知バイトだけが
使用される。

【００３４】また、前記データ受信／分解部２３は、前
記所定のシリアルデータを前記低速終端部２１へそのま
ま与えるか、又はＶＣ信号を受信してそれを分解して前
記低速終端部２１へ与える。前記ＶＣ信号には、さらに
ＳＴＭ信号のヘッダフォーマットが付加されており、そ
のヘッダフォーマットのポインタと障害情報を通知する
障害通知バイトだけを使用する。さらにまた、ＳＴＭ信
号を受信し、それを分解してから前記低速終端部２１へ
与える。

【００３５】次に、前記第２の通信装置１は、第１の通
信装置２からの所定のシリアルデータを受信してそれを
ＳＴＭ信号に多重するＳＴＭ多重部１１、前記ＳＴＭ多
重部１１からのＳＴＭ信号を多重したＳＴＭ多重信号を
ＳＴＭ回線に出力する高速多重部１２、ＳＴＭ回線から
受信したＳＴＭ多重信号を個々のＳＴＭ信号に分離する
高速分離部１４、そして前記高速分離部１４からのＳＴ
Ｍ信号を通過若しくは分離して前記所定のシリアルデー
タとして第１の通信装置２へ出力するＳＴＭ通過／分離
部１３から成る。

【００３６】前記ＳＴＭ多重部１１は、前記所定のシリ
アルデータとして前記低速終端部２１からのデータをそ
のまま受信してＳＴＭ多重するか、又はそれを変換した
ＶＣ信号を受信してＳＴＭ多重する。前記ＶＣ信号に
は、ポインタと前記障害情報をアラーム処理部６へ通知
するための障害通知バイトだけを有効としたＳＴＭ信号
のヘッダフォーマットが付加されており、前記障害通知
バイトは前記アラーム処理手段６に通知される。

【００３７】前記ＳＴＭ通過／分離部１３は、前記所定
のシリアルデータとして低速終端部２１へ与えられるデ
ータを送出するか、又はＶＣ信号を送出する。前記ＶＣ
信号には、さらにＳＴＭ信号のヘッダフォーマットを付
加し、そのポインタと障害情報を通知する障害通知バイ
トだけを使用する。さらにまた、受信したＳＴＭ信号を
そのまま通過させることでＳＴＭ信号を送出する。

【００３８】図７は、図６に示したＳＤＨ装置の全体的
な装置構成例を示したものであり、図６の本発明の基本
構成の主に第２の通信装置１側の一例を示したものであ
る。なお、以降の説明において図６の第１の通信装置２
を低速装置２と、そして第２の通信装置１を高速装置１
と呼ぶ。また、図７において、図６と対応する部分には
同一の符号を付している。

【００３９】図７において、低速装置２は、既存の１次
群／２次群ディジタル回線（１．５４４Ｍｂ／ｓ，６．
３Ｍｂ／ｓ）を終端し、その受信データを加工せずに、
又はそれらを複数収容したＶＣ(Virtual Container) レ
ベルの信号に変換してから、高速装置１側に出力する。

【００４０】高速装置１では、電気インタフェース盤１
５で前記低速装置２から受信した信号を所定のＳＴＭ(S
ynchronous Transfer Module) 信号にＳＴＭ多重する。
そのＳＴＭ信号及び他の電気インタフェース盤１５から
のＳＴＭ信号は、次段の高速多重化部（ＭＵＸ）１２で
単純多重され、電気／光変換部（Ｅ／Ｏ）１６を介して
高速の光多重信号（本例ではＳＴＭ−１６；２．４Ｇｂ
／ｓ）として出力される。

【００４１】一方、高速装置１側で受信した高速の光多
重信号（ＳＴＭ−１６；２．４Ｇｂ／ｓ）は、光／電気
変換部（Ｏ／Ｅ）１７を介して電気信号に変換され、高
速分離装置（ＤＭＵＸ）１４によって複数のＳＴＭ信号
に分離されてから各々対応する電気インタフェース盤１
５に入力される。入力されたＳＴＭ信号は、電気インタ
フェース盤１５で、前述した１次群／２次群ディジタル
回線のデータ、又はそれらを含むＶＣ信号、に分離され
て低速装置２へ出力される。

【００４２】このように、本例では低速装置２と高速装
置１との間で低速データ若しくはそれを含むＶＣ信号が
送受信される。従って、従来のＳＴＭ信号を用いた低速
装置２と高速装置１との間の通信においては、各々の装
置内でＳＴＭ信号の終端処理や多重・分離処理を行う必
要があったが、本発明によればそれらを高速装置１側だ
けに機能集約させることができ、特に低速装置１の構成
を簡素化することが可能となる。

【００４３】この場合には、さらに低速装置２と高速装
置１との間でＳＴＭ信号によるフレーム同期やビット同
期を確立するＳＴＭ信号のセクションオーバヘッド（Ｓ
ＯＨ）のＡ１、Ａ２バイトの抽出回路や、スランブラ・
デスクランブラを行う回路等も不要となる。本発明で
は、これらの機能を簡易に実現するため、クロック供給
装置３によって低速装置２及び高速装置１に共通の基準
クロックを与え、またフレーム同期についても各装置
１，２の送出側から受信側へ従来のフレームパルス（Ｆ
Ｐ）を送出する構成としている。クロック部５は、前記
クロック供給装置３からの基準クロックを基に高速装置
１内の各パッケージで使用される種々のクロックを発生
させる。

【００４４】障害処理部６は、上述した本発明の構成に
より、ＳＴＭ信号のセクションオーバヘッドに含まれて
いた種々の障害情報が使用できなくなることに対応し
て、低速装置２と高速装置１との間の障害発生を切り分
けるために設けられている。障害処理部６に与えられる
前記障害の切り分け信号は、低速装置２から障害処理部
６へ直接与えられてもよいし、また図１０に示すように
（後で詳細に説明する）、低速装置からのＶＣ信号に簡
易なエラーチェック信号（本例では１バイトのパリティ
チェック（ＢＩＰ−８））を含めるように構成してもよ
い。

【００４５】障害処理部６は、前記エラーチェック信号
により低速装置２側のエラー検出処理を行い、さらに高
速装置１内の各パッケージの障害処理等をも行う。制御
部７は、高速装置１の立ち上げ、回復、ポーリング試験
等の種々の処理を装置内パッケージとのコマンド・レス
ポンス制御によって実行する。

【００４６】このように本発明では、低速装置２と高速
装置１との間の通信に共通の基準クロック信号（同期ク
ロック）やフレームパルスを用いるため、従来のシリア
ル電気インタフェース（データ、クロック、フレームパ
ルスからなる）との親和性が高く、従って低速装置２と
高速装置１との間は光信号に代えて電気信号を用いてい
る。その結果、両装置１，２において対向するＯ／Ｅ、
Ｅ／Ｏ変換回路が不要となり、より一層の装置構成の簡
素化・低コスト化を達成している。

【００４７】図８〜図１１は、図７のより具体的なブロ
ック構成例を示している。図８は、低速装置２のより詳
細なブロック構成例を示したものである。図９は、それ
に対向する高速装置１のより詳細なブロック構成例を示
したものである。なお、本例では低速装置２と高速装置
１との間の通信にＶＣ信号を用いる例を示しており、図
１０は、そのＶＣ信号の一例を示している。また、図１
１は本発明のＳＤＨ装置をループ状に接続した例を示し
ている。

【００４８】図８の上りリンクにおいて、低速終端装置
２’は、複数の既存の１次群／２次群ディジタル回線を
終端し、それらを一旦ＳＴＭ−０、ＳＴＭ−１（５１．
８４Ｍｂ／ｓ，１５５．５２Ｍｂ／ｓ）等の光信号に多
重化して次段の低速装置２に与える。低速装置２は、広
義には前記低速終端装置２’を含み、現用の０系と予備
の１系とを切り替えるセレクタ部８３によってその一方
が装置内フレーム終端部８４に与えられる。装置内フレ
ーム終端部８４は前記光信号を終端し、ポインタ抽出部
８５でそのポインタを抽出する。

【００４９】クロック乗り換え部８６は、受信した信号
を一旦バッファリングすることで装置内クロックへの乗
り換えを行うと共に、スタッフィング等によって速度調
整を行う。フレームアライナ８７は、受信信号をＶＣ−
３信号に組み立てる。ポインタ挿入部８８及び送信組立
部８９は、前記ＶＣ−３信号にＳＴＭ−０の信号フォー
マットに準拠したヘッダを付加し、ポインタ挿入部８８
はそのポインタ部にＶＣ−３信号の開始アドレスを示す
ポインタ値を設定する。また、送信組立部８９は、送信
フレーム全体のパリティエラ−値（ＢＩＰ−８）をその
Ｂ１バイト位置に設定する。

【００５０】図１０には、ＳＴＭ−０フォーマット信号
の一例を示している。本発明では、１）基準伝送レート
を遵守する、且つ２）低速装置と高速装置との間の障害
切り分け信号を送信する、ためにＶＣ信号を送信する際
に図１０に示すＳＴＭ−０フォーマット信号を用いる。
その結果、上記１）、２）に加え既存のＳＤＨ装置との
整合性も簡易に実現している。図１０に示すように、本
例では上記以外のヘッダバイトは全て不使用（“１”）
である。なお、ＶＣ信号の送出に他の信号構成を用いて
もよいことはいうまでもない。

【００５１】次段のパラレル−シリアル変換回路９０及
びドライバ回路９１は、前記送信組立部８９で組み立て
られた装置内８ビットパラレル信号をシリアル電気信号
に変換し、さらにフレームパルス及び送信クロックを付
加して高速装置１へ送出する。

【００５２】一方、その受信側（下りリンク）には高速
装置１からのシリアル電気信号、フレームパルス、及び
受信クロックが与えられる。レシ−バ回路９２及びシリ
アル−パラレル変換回路９３でパラレル信号に変換され
た受信信号は、ＳＴＭ終端部９４に終端される。このよ
うに、本例では前記ＳＴＭ終端部９４を低速装置２側に
設けているが、その理由は後で図１１を用いて詳細に説
明するようにＳＴＭ信号を用いてＳＤＨ装置間のループ
接続を実現するとの要請に答えるためである。

【００５３】この場合、本発明によれば高速装置１側の
下りリンクにおけるＳＴＭ終端部は不要となることはい
うまでもない。なお、上述した上りリンクと同様に、下
りリンクについても高速装置１側にＳＴＭ終端部を設
け、低速装置２側には前記送信組立部８９に対応するＶ
Ｃ信号（図１１）の受信分解部を配置し、ＶＣ信号を受
信する構成としてもよいことは明白である。前記ＳＴＭ
終端部９４以降の処理は、図２の従来例で説明したのと
同様であり、ここでは更に説明しない。

【００５４】なお、上記電気信号の送受信回路９０，９
１，９２，９３及びそれらの動作については後で詳細に
説明する。また、低速装置２に前記光多重信号を介さず
直接既存の１次群／２次群ディジタル回線（１．５４４
Ｍｂ／ｓ，６．３Ｍｂ／ｓ）を終端する場合には、図８
において２’，８１〜８５及び８２，９８〜１００等の
各部は不要である。

【００５５】次に、図９に示す高速装置１側について説
明する。本例は、上述したＳＴＭ信号を低速装置２に送
出する実施例を示している。図９において、前記低速装
置１からのシリアル電気信号をレシ−バ回路１０１及び
シリアル−パラレル変換回路１０２を介して受信し、８
ビットのパラレル信号に変換して出力する。上りブロッ
クにおいて、フレーム同期部１０４は、低速装置２から
のフレームパルスを検出する。エラーレート検出部１０
３は、前記検出されたフレームパルスを基にフレーム周
期毎に受信データのパリティチェックを行い、それと前
記ＳＴＭ−０フォーマット信号のエラーチェック用のバ
イトと比較・照合することでエラーレートの検出を行
う。

【００５６】ポインタ抽出部１０５は、前記ＳＴＭ−０
フォーマット信号のヘッダからポインタの抽出を行い、
装置内フレーム位相乗換部５６では、前記抽出されたポ
インタ値及びフレーム同期部１０４で検出されたフレー
ムパルスと装置内フレーム（ＦＰ）との位相差から付け
替えるポインタ値を決定し、装置内フレーム位相への乗
り換えを行う。ＳＴＭ−０多重部１０７では、前記乗り
換えた位相に合わせて受信データをＳＴＭ−０に多重す
る。

【００５７】高速多重部１０８では、前記乗り換えられ
た装置内フレームパルス（ＦＰ）を基準に、複数の電気
インタフェース盤１５からのＳＴＭ−０信号を単純多重
して高速多重信号に置き換える。その信号は電気／光変
換部（Ｅ／Ｏ）１０９を介して高速光信号（本例ではＳ
ＴＭ−１６；２．４Ｇｂ／ｓ）として出力される。

【００５８】一方、下りブロックでは、光／電気変換部
（Ｏ／Ｅ）１１０を介して電気信号に変換された高速多
重信号（ＳＴＭ−１６；２．４Ｇｂ／ｓ）は、高速分離
終端部１１１において各ＳＴＭ−０信号に分離される。
その信号は、シリアル−パラレル変換回路１１２によっ
て８ビットパラレル信号に変換されてからエラー検出部
１１３に入力される。エラー検出部６３では、前記入力
信号の断検出及びエラー検出を行った後、それをＳＴＭ
−０信号のまま出力する。前記ＳＴＭ−０信号は、パラ
レル−シリアル変換回路１１４及びドライバ回路１１５
を介して、そのシリアル信号に送信クロックとフレーム
パルスが付加されて低速装置２へ送出される。

【００５９】図１１は、図８の低速装置及び図の高速装
置を用いてＳＤＨ装置間をループ接続した一例を示した
ものである。本例では、太い実線で示すように複数の高
速装置間には高速信号による基幹ループ回線（ＳＴＭ−
ＮＬＯＯＰ）が設けられている。図１１において、高
速装置１２２の低速装置１２０と高速装置１２３の低速
装置１２４との間を直接ループ接続する場合、又は高速
装置１２２の低速装置１２１と高速装置１２５の低速装
置１２６との間を直接ループ接続する場合には、高速装
置１２２が各ループ対応に２装置必要となる。本例で
は、前者に対して点線で示す高速装置１２５におけるＳ
ＴＭ−０の折り返し接続を利用して、また後者に対して
一点鎖線で示す高速装置１２３におけるＳＴＭ−０の折
り返し接続を利用して実現している。

【００６０】図１２は、本発明の実施形態（１）を示し
たものであり、図８及び図９の各装置間の電気通信イン
タフェースの詳細を示したものである。また、図１３
は、その動作タイムチャートを示したものである。ここ
では、下りリンク側の動作だけを説明する。なお、上り
リンク側の動作も同様である。図１２において、高速装
置１では、６．４８Ｍ×８ビット（５１．８４Ｍｂ／
ｓ）のＳＴＭ−０の並列データＤ１〜Ｄ８を、８：２変
換部１１４で２本のシリアル信号（２５．９２Ｍｂ／ｓ
×２）に変換し、ドライバ回路（ＤＲＶ）１１５から２
本の電気信号ＳＤ１，ＳＤ２として出力する。また、フ
レームパルス発生部（ＦＰＧＥＮ）１１４’では、装
置内の８ＫＨｚフレームパルス（ＦＰ）を送信クロック
（ＳＣＫ）と同期した装置間フレームパルス（ＳＦＰ）
として生成する。前記送信クロック（２５．９２ＭＨ
ｚ）及び装置間フレームパルス（８ＫＨｚ）はともにド
ライバ回路１１５を介して低速装置２に出力される。

【００６１】一方、低速装置２では、レシーバ回路（Ｒ
ＥＣ）９２で前記ＳＤ１，ＳＤ２（２５．９２Ｍｂ／ｓ
×２）を受信し、２：８変換部９３で８ビットの並列デ
ータＤ１〜Ｄ８（６．４８Ｍ×８ビット）からなるＳＴ
Ｍ−０信号に変換する。フレームパルス検出部（ＦＰ
ＤＥＴ）９３’は、前記装置間フレームパルス（ＳＦ
Ｐ）を検出し、それを前記送信クロック（ＳＣＫ）と同
期した装置内フレーム（ＦＰ）として出力する。また、
送信クロック（ＳＣＫ）は装置内クロック（ＣＬＫ）と
してそのまま出力される。

【００６２】図１３には、上記８：２変換部１１４と
２：８変換部９３の各動作タイムチャートを示してい
る。高速装置１側の８：２変換部１１４では、フレーム
パルス（ＳＦＰ）を起点として送信クロック（ＳＣＬ
Ｋ）に同期したパラレル−シリアル変換が行われる。フ
レームパルスは、ＳＴＭ−０のフレームの先頭を示すた
めフレームパルスによるフレーム同期検出によって、フ
レームパターン信号（ＳＴＭ信号ヘッダのＡ１，Ａ２バ
イト等）の検出を不要にし、疑似同期を防ぐことが可能
となる。ここでは、８ビット並列信号のうち奇数ビット
がＳＤ１のシリアル信号に、そして偶数ビットがＳＤ２
のシリアル信号に変換される。低速装置２側の２：８変
換部９３では、上記と反対の動作によってシリアル−パ
ラレル変換が行われ、元の８ビット並列信号が復元され
る。

【００６３】図１２に示したように、本発明では光送信
によらず電気信号によって通信を行う。この通信では、
従来のように単に受信したデータをそのまま送信するこ
とも、またはＶＣレベルの信号を送信することも可能で
ある。また、前記ＶＣ信号を送信する際には図１０で示
した簡易なＳＴＭ−０フォーマット信号を使用すること
で既存のＳＤＨ装置内部とのインタフェースが容易にな
る。さらに、本発明では装置間の通信に同期クロックと
フレームパルスを用いることにより、光通信を行う際の
スクランブル、ディスクランブル回路が不要となり、回
路規模の縮小のみならず、それによる疑似同期を防止す
ることも可能となる。

【００６４】また、本例ではＳＴＭ−０（５１．８４Ｍ
ｂ／ｓ）の信号の送受信に２本の信号線を使用してい
る。これは電気通信する際に伝送距離を伸ばし、そして
その間の通信品質を確保するためであり、通信速度をＳ
ＴＭ−０の半分の２５．９２ＭHzとしたことで、ドライ
バ／レシーバ回路を含め送受信回路にＣＭＯＳ回路等の
消費電力の少ない素子が使用でき、さらにそのＬＳＩ化
も容易になる等の利点がある。

【００６５】図１４は、本発明の実施形態（２）を示す
図であり、図９の装置内フレーム位相乗換部１０６のよ
り詳細なブロック構成を示したものである。図１４にお
いて、（ａ）は装置内フレーム位相乗換の構成を示し、
（ｂ）は装置内ポインタの算出を示している。なお、図
９におけるものと同じものは同じ番号で示している。

【００６６】図１４の装置内フレーム位相乗換部１０６
では、位相比較部１３１においてフレーム同期部１０４
から送出された低速装置２からのフレームパルス（Ｆ
Ｐ）タイミング位相ＦＰ１と、装置内フレームパルス
（ＦＰ）の位相とを比較して、その差分Ａをポインタ演
算部１３２で低速装置ポインタ（ＰＰＨ）Ｃの位相から
差し引いた結果を装置内ＦＰを基準としたポインタＢと
し、それによってポインタ付け替え部１３３でフレーム
位相の乗せ換えを行う。これによって、データの装置内
遅延量を大幅に逓減させることが可能となる。

【００６７】図１５は、本発明の実施形態（３）を示し
たものである。図１５では、図７のＳＤＨ装置における
クロック供給部３及びクロック部５に関連したクロック
供給系統回路の詳細を示している。ＣＬＫ供給装置３
は、局内装置のクロック同期をとるための装置である。
前記ＣＬＫ供給装置３から低速装置２及び高速装置１に
データを送受信するための基準クロックが与えられる。

【００６８】図１５において、ＣＬＫ供給装置３から送
信側装置（高速／低速）に供給されたクロックＡは、Ｃ
ＬＫ受信盤５２、ＣＬＫ分配盤５１を経て送信回路１４
０へ供給される。前記送信回路１４０からのデータは、
フリップ・フロップ回路（ＦＦ）１４１によってクロッ
ク（ＣＫ）同期がとられ、そのクロック信号と共にドラ
イバ回路（ＤＲＶ）１４２を介して出力される。

【００６９】一方、受信側装置（高速／低速）では、レ
シーバ回路（ＲＥＣ）１４３で受信した前記送信側装置
からのデータは、次段のフリップ・フロップ回路（Ｆ
Ｆ）１４４で受信した前記クロック（ＣＫ）を使って同
期サンプルされ、その受信データは受信回路１４５に与
えられる。さらにその受信されたデータは、次段のビッ
ト（ＢＩＴ）バッファ回路１４６で装置内部クロックＢ
に従って読み出される。その結果、受信データは受信側
装置内でＣＬＫ供給装置３からＣＬＫ受信盤５２’、Ｃ
ＬＫ分配盤５１’を経て供給されたクロックＢへ乗り換
えられる。

【００７０】このように、本発明ではＢＩＴバッファ回
路１４６を用いた位相乗り換えだけでクロック乗換回路
を構成する。この構成によって光インタフェースで装置
間を接続する場合に必要なクロック抽出回路やタンク回
路が不要となる。

【００７１】図１６は、本発明の実施形態（４）を示し
た図である。図１６は、装置の内部の各種パラメータの
設定変更を説明するものであり、図７における制御処理
盤７１の機能と関連する。図１６において、ＳＷ１，Ｓ
Ｗ２は、例えばパッケージの前面に設けられた制御設定
スイッチである。設定収集回路１５１は、設定された制
御情報を、ＤＰＲＡＭ１５２とインタフェースする。Ｄ
ＰＲＡＭＡＤＤカウンタ１５４は、ＤＰＲＡＭ１５
２の動作を制御し、ＤＰＲＡＭ１５２のどの部分に、Ｓ
Ｗ１，ＳＷ２によって設定された制御情報を書き込むか
を制御する。設定された制御情報は、ＤＰＲＡＭ１５２
から、非同期でＣＰＵ１５３にインタフェースされる。
この構成によって、外部の制御装置が不要になるだけで
なく、余分な外部の制御装置との処理ソフトウェアも不
要となる。

【００７２】図１７は、本発明の実施形態（５）を示し
た図である。図１７は、装置間におけるアラーム（ＡＬ
Ｍ）情報の波及防止を説明するものであり、図７の電気
インタフェース盤１５の機能に関連している。本発明で
は、装置間の電気接続において装置間接続用コネクタ１
６１にＩＮＳ情報（結合情報）を設ける。その結果、装
置間接続用コネクタ１６１が実装された場合と、そうで
ない場合の波及警報の分離を行うことができる。すなわ
ち、セレクタ（ＳＥＬ）１６２は、装置間接続コネクタ
１６１からのＩＮＳ情報に応じて、コネクタ未実装の場
合は無警報信号を選択し、コネクタが実装された通常の
場合には装置間接続用コネクタ１６１の信号のアラーム
（通常ＡＬＭ）情報を選択する。ただし、切り替えトリ
ガ警報（切替えＡＬＭ）は、セレクタ１６２を通さずこ
の条件から外す。

【００７３】図１８〜図２３は、本発明の実施形態
（６）を示す図であり、ハードウェア警報（ＡＬＭ）の
優先処理を説明するものであり、図７における警報処理
部６の機能に関する。図１８は、警報処理ハードウェア
の概略の構成ブロック図である。ＡＬＭ優先処理の流れ
を簡単に説明すると、警報（ＡＬＭ）収集部１６５でＡ
ＬＭ収集単位ごとのＡＬＭをポーリングによって収集
し、ＤＰＲＡＭ（１）１６６に書き込む。ＤＰＲＡＭ
（１）１６６のデータは、デコーダ（１）１６７，ＲＯ
Ｍ１６８を含むデータ変換部で処理しやすいデータ列に
変換され、ＤＰＲＡＭ（２）１６９に書き込まれる。

【００７４】ＤＰＲＡＭ（２）１６９で変換されたデー
タは、次の優先処理部において最上位のＡＬＭを優先す
る処理が行われ、デコーダ（２）１７０によって最上位
のＡＬＭだけに１が立てられてＣＰＵ１７１に所定のデ
ータ列として渡される。タイミングカウンタ１７２は、
前述したＡＬＭ収集部とデータ変換部のタイミング信号
を供給する。

【００７５】図１９は、ＡＬＭの優先処理を具体的に説
明するものである。いま、ＡＬＭＡ系と、ＡＬＭＢ系と
が発生した場合に、ＡＬＭ収集単位１とＡＬＭ収集単位
２に図示のように、ＡＬＭの波及が発生したとする。図
１８のＡＬＭ収集部のポーリングによって、ＤＰＲＡＭ
（１）１６６にはＤＡＴＡ１からＤＡＴＡ８までのデー
タにＡＬＭＡ系及びとＡＬＭＢ系が収集される。

【００７６】次に、中間のデータ変換部でＡＬＭＡの波
及情報とＡＬＭＢの波及情報が、同一アドレス内（例え
ばＡＤＤ２ＦＦ０１がＡＬＭＡ，ＡＤＤ２ＦＦ０２
がＡＬＭＢ）に集約され、最後に優先処理部で最上位の
ＡＬＭの発生部分を１に設定する（ＡＬＭＡ系Ａ１，Ａ
ＬＭＢ系Ｂ２）。このような流れで優先処理が行われ
る。

【００７７】図２０は、前記データ変換部の詳細回路構
成を示したものである。また、図２１は、データ変換部
の動作タイムチャートの一例を示したものである。図２
０において、図１８と同じものには同じ番号を付してお
り、その他の１７５〜１８０はアンド回路（＆）、１８
１，１８２は３ステート出力のフリップ・フロップ回路
（３ＳｔａｔｅＦＦ）、１８３はインバータ回路（ＩＮ
Ｖ）である。

【００７８】先の図１８に示されたタイミングカウンタ
１７２は、ＤＰＲＡＭ（１）１６６とＤＰＲＡＭ（２）
１６９、およびＲＯＭ１６８へアドレスＡＤＤ２を渡
す。このアドレスの基準タイミングによってＲＯＭ１６
８は各タイミングを生成する。このタイミングに従っ
て、ＤＰＲＡＭ（１）１６６からのＤＡＴＡ１，ＤＡＴ
Ａ２等に必要なＡＬＭが入るＢＩＴである場合にのみ、
ＤＰＲＡＭ（２）１６９に取り込まれる。

【００７９】図２１に示すタイムチャートにおいて、Ｄ
ＰＲＡＭ（２）のＤ１，Ｄ２の網かけの部分はＤＰＲＡ
Ｍ（２）の前置保持を行ない、それ以外の書き込みタイ
ミングの場合に、ＡＬＭ情報をＤＰＲＡＭ（２）に書き
込む。このマッピングはＲＯＭによって行われる。

【００８０】図２２は、最終段の優先処理部の詳細回路
構成を示したものである。また図２３は、優先処理部の
動作タイムチャートの一例を示している。ここでも図１
８と同じものには同じ番号を付しており、１８５〜１８
７はアンド回路（＆）、１８８は３ステート出力のフリ
ップ・フロップ回路（３ＳＴＡＴＥ）、１８９はアドレ
スデコーダ（ＡＤＤＤＥＣ）である。

【００８１】図２３では、図２２のＤＰＲＡＭ（２）１
６９のデータ（ＤＡＴＡ）が１１１１１１１１と０１１
１１１１１の場合に、如何に優先処理が行われるかを示
している。ＤＡＴＡの左側が最上位（ＭＳＢ）でＤ１と
すると、ＤＡＴＡはＤ１が最上位警報であり、ＤＡＴ
ＡはＤ２が最上位警報である。この場合、その部分の
みが１となる。この処理結果がＣＰＵに読み込まれて警
報処理に用いられる。このように本発明では、前述した
一連の警報処理がハードウェアによって行われるため、
高速な警報処理が可能になる。

【００８２】図２４は、本発明の実施形態（７）を示し
た図であって、警報収集順位のポーリング周期について
説明している。図２４において、ＡＬＭ収集単位１が上
位ＡＬＭであり、ＡＬＭ収集単位３が下位ＡＬＭであ
る。ここで、ポーリング周期２で各ＡＬＭ１〜３が発生
したとすると、ＡＬＭは上位ＡＬＭから下位ＡＬＭに波
及する。その結果、最初に上位ＡＬＭが検出されるた
め、ポーリング２によってＡＬＭ１とＡＬＭ２が収集さ
れ、ＡＬＭの発生源はＡＬＭ１と判断される。ポーリン
グ３も同様で、ＡＬＭ１がＡＬＭ源とされる。従って、
この順位でＡＬＭ収集することで、ＡＬＭ１を収集する
前に下位警報を収集する必要がなくなり無駄なＡＬＭの
発生を防止できる。

【００８３】図２５は、本発明の実施形態（８）を示し
ている。図２５は、電源の分散実装に関するものであ
り、１９１は各パッケージに搭載された電源モジュール
を示し、１９２は各パッケージに固有の回路部分を示し
ている。本例では、１つのユニット（ＵＮＩＴ）を構成
する複数のパッケージ（ＰＫＧ１，ＰＫＧ２，…）に、
それぞれ電源モジュール１０１を分散して実装すること
によって、いわゆる電源パッケージが不要になるためユ
ニット内のパッケージ実装スペースがその分拡張され
る。またその結果、前記ユニットの放熱設計等の自由度
が広がり、機能的なパッケージ分割が可能となり、そし
て階層的なパッケージ構成が可能となる。

【００８４】図２６は、本発明の実施形態（９）を示し
たものである。図２６は、パッケージ挿入時のＩＮＳ情
報によってインタフェース回路を構成するＣＭＯＳ回路
のラッチアップを解消する回路構成に関するものであ
る。図２６の（ａ）はブロック構成図、図２６の（ｂ）
はその動作タイムチャートを示している。

【００８５】図２６において、パッケージ（ＰＫＧ）Ｂ
の挿入時、その電源電圧の上昇を抵抗ＲとコンデンサＣ
の時定数回路で遅延させ、インバータ回路（ＩＮＶ）１
９５の反転情報（ＩＮＳ情報）としてその信号をパッケ
ージ（ＰＫＧ）Ａに出力する。ＰＫＧＡでは、前記ＩＮ
Ｓ情報をイネーブル信号としてドライバ回路（ＤＲＶ）
１９６の動作を一旦禁止する。従って、図２６の（ｂ）
に示すようにＰＫＧＢの挿入後一定期間が経過するまで
ＰＫＧＡの出力はマスクされ、ＰＫＧＢのＣＭＯＳ回路
１９７の入力がハイインピーダンスになってそのラッチ
アップを防止する。

【００８６】図２７は、本発明の実施形態（１０）を示
したものである。図２７は、システムクロックに対し
て、フレームパルス（ＦＰ）の幅を狭くすることによ
り、クロックの二度打ちを防止する方法を示している。
図２７において、送信フレームパルス（ＯＵＴＦ
Ｐ）、送信クロック（ＯＵＴＣＬＫ）は、送出信号で
ある。また入力クロック（ＩＮＣＬＫ）、入力フレー
ムパルス（ＩＮＦＰ）、入力フレームパルス（ＩＮ
ＦＰ２）は受信信号である。

【００８７】図２７の（ｂ）に示すように、ＯＵＴＦ
Ｐが２５ＭHz幅である場合、信号の周波数成分と配線容
量等の関係で、図２７の（ｄ）に示すように受信側の入
力フレームパルスにおいて、ＰＯＩＮＴＡで示すよう
に、網かけ部分のような裾ひきが生じ、このパルス幅の
広がりによってクロックの二度打ちが発生する。そこ
で、フレームパルスを、図２７の（ｅ）のＩＮＦＰ２
に示すように、１／２周期（５０ＭHz）のパルス幅で送
出するようにすれば、クロックの二度打ちを防止するこ
とができる。なお、フレームパルスの幅は、１／２周期
に限らず、２５ＭHz幅より十分狭ければよい。

【００８８】

【発明の効果】以上述べたように、本発明によれば低速
装置と高速装置との間の共通インタフェース部分を適宜
機能分担し、さらにそれらを一体として構成することに
より、大幅な装置回路規模の削減が可能となる。その結
果、消費電力も顕著に逓減される。また前記装置構成と
関連して、本発明における制御方式では従来制御装置で
行われていた制御を自装置のみの制御で行うことが可能
となる。さらに本発明における警報処理によれば、上記
本発明の装置構成と関連した高速な警報処理が可能とな
る。さらに本発明の装置回路構成にによれば、回路誤動
作の回避し、装置機能の分割が容易な回路構成等を提供
することが可能となる。

【００８９】具体的には、本発明により以下に示す種々
の効果が生じる。光インタフェースを用いないで電気イ
ンタフェースによって接続することにより、光インタフ
ェースで必要なタイミング抽出、スクランブル、ディス
クランブル、Ｏ／Ｅ変換等の機能が不要となる。電気イ
ンタフェースによる伝送速度を情報量の１／２（２５．
９２ＭHz）とすることにより、ＥＣＬ回路を用いずＣＭ
ＯＳやＴＴＬで回路構成が可能となり低消費電力化ＬＳ
Ｉへの高集積化が可能になる。

【００９０】装置間インタフェースにＳＴＭ−０インタ
フェースを用いることにより、装置内のフレーム変換を
容易にする。電気インタフェースを実現する際に、高速
装置における高速ＭＵＸの回路規模縮減のため低速イン
タフェース部に低速装置から入力されたフレーム位相を
吸収させ、装置内フレーム位相に容易に変換できる。

【００９１】本発明においては、電気インタフェースを
実現する際に、高速装置における高速ＭＵＸの回路規模
縮減のために、殆どのＳＴＭ−０のフレームを終端せず
に、エラー検出と入力断検出を行なって、装置内フレー
ム位相に乗り換えを行ない、ＳＴＭ−０を高速ＭＵＸに
渡すことによって、回路規模の縮減が実現される。

【００９２】下り方向（高速装置→低速装置）におい
て、高速ＤＭＵＸから単純なビット誤りのみの処理を行
うだけで信号処理を完了させるため、不必要な終端回路
が不要となる。ＳＴＭ−０のインタフェースにおいて、
フレームパターンを用いずにフレームパルスによってフ
レーム同期をとるため、疑似同期を防止し、スクランブ
ラ回路、ディスクランブラ回路を削減し、また高速ＭＵ
Ｘ、高速ＤＭＵＸの回路規模の縮減が実現される。

【００９３】装置間を同期クロックによって動作させる
ため、スタッフ処理やＣＬＫ乗り換えに必要な回路が削
減される。装置の内部パラメータの設定変更は、全面的
にスイッチによる設定制御とすることで、内部パラメー
タの設定変更に必要なソフトウェアとハードウェアが削
減される。

【００９４】未接続回線のＩＮＳ（接続）情報によるＡ
ＬＭマスクによって、未使用の回線のＡＬＭによる保守
運用上の故障標定の妨げが回避される。また、回線切り
替えＡＬＭはマスクしないことで、回線断状態が防止さ
れる。

【００９５】ハードウェアによるデコード処理を行うこ
とによって、ＡＬＭの優先処理を高速化する。この場
合、ＡＬＭ処理数の軽減のためにパラレル／シリアル
（Ｐ／Ｓ）変換したレジスタ渡しによってソフトウェア
とインタフェースする。その際、ＲＯＭ（Read Only Me
mory) によるマッピングでハードウェアによるデコード
量が軽減する。

【００９６】さらに上述の場合に、優先処理をすべてハ
ードウェアのデコードに頼るようにすると、優先処理の
内容に変更や誤りがあった場合、変更量が膨大になる。
そこで本発明においては、ＲＯＭ（Read Only Memory)
によるマッピングによってハード量が低減される。収集
ポーリングの順番を、波及ＡＬＭの最後に発生する警報
から順番に収集する方法を用いることによって、無駄な
優先処理回避される。

【００９７】各ＰＫＧごとに電源回路を搭載することに
よって、電源ユニットの実装スペースに他のＰＫＧを実
装可能となる。受信側ＰＫＧから送信側ＰＫＧにＩＮＳ
情報（実装情報）を渡して、受信側のＰＫＧの挿入時、
立ち上げ入力禁止期間、送信側の出力をローレベルやハ
イインピーダンスにすることによって、受信バッファの
ラッチアップによる破損が防止される。フレームパルス
幅を短くして、高速クロック使用時のフレームパルスの
二度打ちの発生が防止される。

【図面の簡単な説明】

【図１】従来の装置間の接続方法を示す図である。

【図２】従来の低速装置と高速装置との構成例を示す図
である。

【図３】従来の低速装置と高速装置とにおける、クロッ
クの乗り換えを説明する図である。

【図４】従来装置におけるアラーム収集の優先処理を示
す図である。

【図５】従来装置における電源供給方法を説明する図で
ある。

【図６】本発明の高速同期多重化装置の基本構成を示し
た図である。

【図７】本発明の高速同期多重化装置の全体の概略構成
を示す図である。

【図８】本発明の低速装置の一構成例を示した図であ
る。

【図９】本発明の高速装置の一構成例を示した図であ
る。

【図１０】本発明のＳＴＭ−０フォーマット信号の例を
示した図である。

【図１１】本発明による高速同期多重化装置のループ接
続の一例を示した図である。

【図１２】本発明の実施形態（１）を示す図である。

【図１３】図１２の動作タイムチャートの一例を示す図
である。

【図１４】本発明の実施形態（２）を示す図である。

【図１５】本発明の実施形態（３）を示す図である。

【図１６】本発明の実施形態（４）を示す図である。

【図１７】本発明の実施形態（５）を示す図である。

【図１８】本発明の実施形態（６−１）を示す図であ
る。

【図１９】本発明の実施形態（６−２）を示す図であ
る。

【図２０】本発明の実施形態（６−３）を示す図であ
る。

【図２１】本発明の実施形態（６−４）を示す図であ
る。

【図２２】本発明の実施形態（６−５）を示す図であ
る。

【図２３】本発明の実施形態（６−６）を示す図であ
る。

【図２４】本発明の実施形態（７）を示す図である。

【図２５】本発明の実施形態（８）を示す図である。

【図２６】本発明の実施形態（９）を示す図である。

【図２７】本発明の実施形態（１０）を示す図である。

【符号の説明】

１…高速装置２…低速装置３…クロック供給装置１６１…装置間接続用コネクタ１６８…ＲＯＭ

フロントページの続き (72)発明者大隈一好福岡県福岡市博多区博多駅前三丁目22番８号富士通九州ディジタル・テクノロジ株式会社内 (72)発明者須川勝巳福岡県福岡市博多区博多駅前三丁目22番８号富士通九州ディジタル・テクノロジ株式会社内 (72)発明者門田博智福岡県福岡市博多区博多駅前三丁目22番８号富士通九州ディジタル・テクノロジ株式会社内 (72)発明者坂田智幸福岡県福岡市博多区博多駅前三丁目22番８号富士通九州ディジタル・テクノロジ株式会社内 (56)参考文献特開平８−125626（ＪＰ，Ａ) 特開平８−37513（ＪＰ，Ａ) 特開平７−111492（ＪＰ，Ａ) 特開平６−46021（ＪＰ，Ａ) (58)調査した分野(Int.Cl.⁷，ＤＢ名) H01J 3/04 H04J 3/00 H04J 3/14

Claims

(57)【特許請求の範囲】

【請求項１】低速ディジタル回線が接続／収容される
第１の通信装置と、高速同期多重回線と接続する第２の
通信装置から成る高速同期多重化装置であって、前記第１の通信装置と第２の通信装置に共通の通信レー
ト基準クロック信号を供給するクロック供給手段、そし
て前記第１の通信装置で発生した障害と前記第２の通信
装置の障害とを切り分けるアラーム処理手段、を有し、前記第１の通信装置は、前記低速ディジタル回線からの
受信データを前記基準クロック信号と同期する所定のシ
リアルデータとしてそのフレーム信号と共に前記第２の
通信装置へ送出し、前記第２の通信装置はその受信デー
タを高速同期多重信号として前記高速同期多重回線に出
力し、前記第２の通信装置は、前記高速同期多重回線から受信
した高速同期多重信号のデータを前記基準クロック信号
と同期する所定のシリアルデータとしてそのフレーム信
号と共に前記第１の通信装置へ送出し、前記第１の通信
装置はその受信データを前記低速ディジタル回線のデー
タとして出力し、そして前記第１の通信装置は、さらに
その障害情報を前記アラーム処理部へ通知する、ことを
特徴とする高速同期多重化装置。
【請求項２】前記第１の通信装置は、前記低速ディジタル回線を終端する低速終端部、前記低速終端部からのデータを前記所定のシリアルデー
タとして前記第２の通信装置へ送信するデータ組立／送
信部、そして前記第２の通信装置から受信した所定のシ
ルアルデータを前記低速ディジタル回線のデータとして
前記低速終端部に与えるデータ受信／分解部から成る請
求項１記載の高速同期多重化装置。
【請求項３】前記データ組立／送信部は、前記所定の
シリアルデータとして前記低速終端部からのデータをそ
のまま送出する請求項２記載の高速同期多重化装置。
【請求項４】パラレルデータからなるＳＴＭ−０／Ｓ
ＴＳ−１信号と、シリアルデータからなるＳＴＭ−０／
ＳＴＳ−１信号との相互の変換を行う低速装置と、該シ
リアルデータからなるＳＴＭ−０／ＳＴＳ−１信号と、
より高次のＳＴＭ／ＳＴＳ信号との相互の変換を行う高
速装置とからなる高速同期多重化装置において、前記低速装置と高速装置との間をＳＴＭ−０／ＳＴＳ−
１インタフェースによって接続し、その接続にＳＴＭ−
０／ＳＴＳ−１信号を分割してなる２本の電気信号を用
いる電気インタフェースと、前記高速装置内におけるＳＴＭ−０／ＳＴＳ−１信号を
インタフェースし、そのインタフェースにおいて低速装
置から高速装置に対する上り方向の信号のフレーム位相
を装置内フレーム位相に乗り換えるＳＴＭ−０／ＳＴＳ
−１インタフェースと、を有することを特徴とする高速
同期多重化装置。
【請求項５】前記高速装置内におけるＳＴＭ−０／Ｓ
ＴＳ−１インタフェースにおいて、高速装置から低速装
置に対する下り方向の信号に対して断検出と誤り検出と
を行って低速装置に転送し、該低速装置２において高速
装置から伝送されたフレームパルスによって同期検出を
行う請求項４に記載の高速同期多重化装置。
【請求項６】該高速同期多重化装置の各部を構成する
装置間を接続する装置間接続用コネクタに、該コネクタ
の実装または未実装を示すＩＮＳ情報を設け、該ＩＮＳ
情報に応じて、該コネクタの未実装時における他装置と
の間におけるアラーム情報の波及をマスクする請求項４
又は５に記載の高速同期多重化装置。
【請求項７】装置内各部のアラームを波及順に収集し
て符号化し、該符号列をデコードして最上位のアラーム
発生部を検出する優先処理をハードウェアによるデコー
ド処理によって行う請求項４〜６のいずれか一つに記載
の高速同期多重化装置。
【請求項８】前記優先処理結果をシリアルデータとし
てレジスタを介して処理装置へインタフェースする請求
項７に記載の高速同期多重化装置。
【請求項９】入力信号を同期化するフレームパルスの
幅を入力信号のクロック幅より狭くする請求項４〜８の
いずれか一つに記載の高速同期多重化装置。
【請求項１０】低速ディジタル回線が接続／収容され
る第１の通信装置と、高速同期多重回線と接続する第２
の通信装置から成る高速同期多重化装置であって、前記第１の通信装置と第２の通信装置に共通の通信レー
ト基準クロック信号を供給するクロック供給手段と、前記第１の通信装置で発生した障害と前記第２の通信装
置の障害とを切り分けて受信し、そのぞれの障害処理を
行うアラーム処理手段と、前記低速ディジタル回線からデータを受信し、その受信
データから前記基準クロック信号に同期したシリアル低
速データを作成し、そのシリアル低速データをデータと
フレーム信号とが分離したラインを介してフレーム信号
と共に前記第２の通信装置へ送出し、且つ、前記第２の
通信装置からフレーム信号を伴うシリアル低速データを
受信し、その受信データを前記低速ディジタル回線へ出
力する前記第１の通信装置と、前記第１の通信装置からフレーム信号を伴うシリアル低
速データを受信し、その受信データを高速同期多重信号
として前記高速同期多重回線に出力し、且つ、前記高速
同期多重回線から高速同期多重信号を受信し、その高速
同期多重信号から前記基準クロック信号と同期したシリ
アル低速データを作成し、そのシリアル低速データをデ
ータとフレーム信号とが分離したラインを介してフレー
ム信号と共に前記第１の通信装置へ送出する前記第２の
通信装置と、で構成することを特徴とする高速同期多重
化装置。