CN1170993A - 高速同步多路转换装置 - Google Patents

Abstract

一种高速同步多路转换装置;具有一低速装置和一高速装置并且在装置间用电信号作为接口。该低速装置与一低速数字电路相连并包括该电路。该高速装置与高速同步多路转换电路相连。该装置还具有一时钟供给装置用于提供参考时钟信号确定每个低速和高速装置的通信速率,该装置进一步具有报警信号处理器以从低速和高速装置中分离错误信息。低速和高速装置通过使用参考时钟信号及使用与参考时钟信号同步的帧信号的电STM－0/STS－1信号作为接口。

Description

高速同步多路转换装置

本发明涉及一种高速同步多路转换装置，尤其涉及一种具有一高速装置及一低速装置的同步数字分层装置SDH(synchronous digitalhierarchy)装置，更进一步地，涉及一种利用电信号作为高速和低速装置之间接口的SDH装置。

根据本发明的装置可以应用在北美标准SONET(同步光通信网)中，其中，STM(同步传输模块)信号转换为STS(同步传输信号)信号，并且VC(虚拟容器，Virtual Container)信号转换为VT(虚拟分支(Virtual Fributary)。

SDH装置以某一高速同步地发送光信号信息帧。要求减小SDH装置的规模以降低其成本；改善其改能。为达到此目的，需要一种利用电信号作为内部装置之间接口的装置。

图1示出了根据现有技术的一种SDH装置。该装置具有一低速装置200及一高速装置201并使用光信号做为装置200和201之间的接口。

接口光信号是按照SDH标准的速率为51.48Mb/s的光STM-0(同步传输模块第一层，对应于北美标准STS-1)信号。“STM”是“synchronous transport module”(同步传输模块)的缩写。

图2A与2B示出了图1的现有技术的低速和高速装置200和201的例子。

在低速装置200中，光电转换器将低速光输入信号转换为电信号。STM终止器终止该电信号并从该电信号中分离出一STM帧。指针处理器设置一指针以指示信号中数据位置。时钟转换器将附在输入信号中的时钟信号转换为一内部时钟信号。帧标准器用于校准STM帧。指针插入器用于将指针插入STM帧。STM多路转换器(multiplexer)用于准备电信号。电光转换器用于将电子STM信号转换为光STM信号，该信号被传送给高速装置201。从高速装置201到低速装置200的光信号按照相反的方向被处理以提供一低速光信号。

在高速装置201中，光电转换器将来自于低速装置200的光STM信号转换为一电STM信号。STM终止器终止该电STM信号并从中分离出-STM帧。指针处理器设置一指针以指示STM帧中数据位置。时钟转换器将附在输入信号中的时钟信号转换为一内部时钟信号。帧转换器将STM帧转换为一内部帧。高速多路转换器将这些帧多路转换为一电子STM信号。光电转换器将电子STM信号转换为光STM信号，该光STM信号被传送到其它站。当高速装置201从其它站接收到光STM信号时，光电转换器将光信号转换为电信号，并且高速多路信号分离器(demultiplexer)将电信号分离为STM帧。然后，按照相反的方向执行上述步骤，将光信号传送给低速装置200。

这样，现有技术的每个低速和高速装置200和201都接收一STM信号，并终止之，重新组合该STM信号将其传送给相应的装置。每个装置的接口可以是如VC32之类的接口。终止一STM信号后，装置处理一指针以调整信号的相位。装置根据所接收到的STM信号中的帧模式检测一个帧。从高速装置201的高速信号分离器中分离出的每个帧必须转换成一内部帧，该帧必须被校准，帧中必须设置指针，STM帧必须被相应地重新组合，该STM帧必须被转换成一光STM信号，然后，该光STM信号必须传送给低速装置200。

图3示出在现有技术的低速装置200和高速装置201之间将一时钟信号转换为另一时钟信号。

低速装置200将一数据帧多路转换为基于一内部时钟信号的电信号，将该电信号转换为一光信号，并且将该光信号传送给高速装置201。该高速装置201将该光信号转换为一电信号并从中取出发送时钟信号，高速装置201根据该发送时钟信号对包括在电信号中的帧进行同步处理，再将发送时钟信号转换为一内部时钟信号，并将该帧传送给该高速装置201的另一部分。

另一方面，该高速装置201根据该内部时钟信号将数据帧多路转换为一电信号，再将该电信号转换为一光信号，并将该光信号传送给低速装置200。低速装置200将该光信号转换为一电信号，从中取出发送时钟信号，根据该发送时钟信号对包括在电信号中的帧进行同步处理，将发送时钟信号转换为内部时钟信号，并将该帧传送给该低速装置200的另一部分。

这样，现有技术的接收接口使用从一光信号中取出的时钟信号。

图4示出现有技术的报警采集和按优先权排序处理。

报警采集器从SDH装置中的部件(packages)中收集报警。优先权排序(prioritizing)单元211对报警按优先权排序。报警转换器212将报警转换为报警输出。报警接口213相应地为外部报警采集单元提供报警。

现有技术在报警采集器210和报警接口213之间几乎全靠软件来执行这些报警处理。

图5示出根据现有技术的供电技术。

装置单元220具有电源单元221和222，它们与其所供电的部件相分离。即电源单元221与222是独立的部件并且被集中地安装在该装置单元220中。

如上所述，现有技术的SDH装置在低速和高速装置200与201之间使用一光接口。相应地，每个装置200与201必须具有光电和电光转换功能，STM终止功能及帧转换功能。这些功能增加了每个装置的规模。下面将更详细地说明使用光接口的现有技术存在的问题。

STM-0信号以51.84Mb/s的速率在低速装置200和高速装置201之间传输。当串行地处理信号时，每个装置可能有定时边界(timingmargin)的缺点。因此，这些装置必须使用ECL(发射极耦合逻辑)电路，这将增加电源消耗并需占用大量空间。在装置200和201之间使用光接口使得必须具有将光信号转换为电信号及将STM帧转换为内部帧的功能。这些功能用电路来实现，需要占用大量空间。现有技术使用从低速装置200传输到高速装置201的上行输入信号(upward inputsignal)的帧周期来进行各种处理。因此，高速装置20的高速多路转换器必须吸取帧相位(frame phases)。相应的，高速多路转换器必须具有大的容量和规模。现有技术终止一外部帧并将该帧转换为一内部帧。相应的，现有技术必须具有大的帧转换器。现有技术通过抓取和释放(scrambling and descrambling)对一STM-0帧进行同步处理。这需要大型电路。现有技术在每个低速装置200和高速装置201中还必须有帧转换功能；帧校准功能，及STM多路转换功能，从而增加了SDH装置的规模。由于如图3所示的那样低速装置200和高速装置201之间的接口是非同步的，故需要装入(stuffing)和时钟转换功能从而增加了电路规模。

现有技术的SDH装置必须具有一控制器以设置装置参数。从软件和硬件角度看，这也增加了SDH装置的规模。若低速装置200和高速装置201是彼此分开，则用不着涉及它们的电路。尚未使用的电路中的报警在维修期间可能会干扰对故障的定位。但是，这些报警不能仅仅被简单地屏蔽(mask)掉，由于若发生断路错误并且若涉及该断路的电路转换报警被屏蔽掉了，则将会由于电路并未转换而形成断路。

如图4所示现有技术使用软件处理报警和错误。高速装置201管理许多电路，则如果完全由软件处理报警则不能满足要求的性能或指定的处理时间。另一方面，有许多解码报警经常不是通过硬件传输，如通过信号线传输。若仅通过硬件解码来对报警进行优先权排序，则每当在对报警进行排序过程中发生变化或出现错误时，将引起很多改变。

在维修期间一个报警会频繁地引起一串报警。在沿时间轴对这些报警按优先权排序时现有技术有时提供一无用的优先权结果或者一复杂的优先权处理，该复杂的处理需要根据从部件中收集报警的定时和顺序在一给定周期内对报警进行累加。

如图5所示，现有技术在SDH装置的一给定部件中集中供电。这种安排防碍了在SDH装置中对具有指定的功能的部件进行分层安排。

现有技术在部件之间的电气接口的连接方面也存在问题。发送部件向由CMOS电路构成的接收部件传输信号时，接收部件插入或拆除时电源电压会瞬时增加。这会导致内部电压高于接收缓冲器允许的电压，发生锁定(Lateh-up)现象，从而损坏缓冲器。现有技术使用25MHz的高速时钟信号时，线路电容会引起不良影响，即帧脉冲信号的脉冲宽度变宽以至于占用了时钟信号的两个脉冲。

本发明的一个目的是提供一种SDH装置，该种装置尽可能多的使用公共部件并使用简单的电气接口，从而减小装置的规模和功耗。

本发明的另一目的是提供一种高速同步多路转换装置，该高速同步多路转换装置具有一错误检测器和一时钟供给单元以解决现有技术的问题。该高速同步多路转换装置不需要单独的控制器即可控制自己，高速处理报警，避免错误操作并使用分离功能(divided function)。

为实现此目的，本发明提供了一种具有第一通信装置和第二通信装置的高速同步多路转换装置。第一通信装置与一低速数字电路相连并包括该数字电路。第二通信装置与一STM电路相连。

该高速同步多路转换装置具有一时钟供给装置(clock supplier)和一报警处理器。该时钟供给装置为第一和第二通信装置提供参考时钟信号以确定通信速率。该报警处理器从第一和第二通信装置中分离错误。

第一通信装置从低速数字电路中接收数据，准备与参考时钟信号同步的串行数据并为第二通信装置提供该串行数据和一帧信号。第二通信装置根据该串行数据准备一高速同步多路转换信号并将该高速同步多路转换信号传送给高速同步多路转换电路。

第二通信装置从高速同步多路转换电路接收一高速同步多路转换信号，根据该高速同步多路转换信号准备与参考信号同步的串行数据，并向第一通信装置传送该串行数据和一帧信号。第一通信装置根据该串行数据准备一数据信号并将该数据信号传送给低速数字电路。

第一通信装置将发生在第一通信装置中发生的错误向报警处理器传送。

该第一通信装置通过电气接口将来自于低速终止器的数据传送给第二通信装置。另外，该第一通信装置亦可将数据转换为一虚拟容器VC(或VT)信号并将其传送给第二通信装置。另一方面，第二通信装置通过电气接口将串行数据传送给第一通信装置的低速终止器。第二通信装置可以将来自于STM电路的STM(或STS)信号传送给第一通信装置。另外，该第二通信装置亦可以将该STM信号转换为一VC信号并将其传送给第一通信装置。该VC信号具有一STM头信息格式，该格式只使用一指针和一错误通告(notification)字节。

本发明还提供一种具有低速装置和高速装置的高速同步多路转换装置。该低速装置将并行STM-0(或STS-1)和串行STM-0信号进行相互转换。高速装置将串行STM-0信号和高位(high order)STM信号进行相互转换。该低速和高速装置通过电气接口相互联接。

电气接口使用通过分离(divide)一STM-0信号而形成的两个电信号。高速装置中用于STM-0信号的接口可能是一STM-0接口。

更详细地，该高速装置中的STM-0接口将从低速装置到高速装置的一上行信号的帧相位转换为一内部帧相位。该高速装置仅将基于内部帧相位的STM-0信号多路转换为一个高位STM信号。该STM-0接口根据帧脉冲信号检测帧。

高速装置中的STM-0接口检测断路(disconnection)及从高速装置到低速装置的下行信号(downward signal)中的错误并将下行信号传送给低速装置。低速装置基于高速装置传送过来的帧脉冲信号的信号进行同步处理。

高速和低速装置根据时钟供给装置所提供的时钟信号工作。

高速同步多路转换装置中的每个部件都具有一转换器，以改变内部参数。

在SDH装置中，一个用于将装置彼此联接的连接器提供安装信息以指示是否安装接口。该信息用于屏蔽来自相对于别的装置来讲没有安装连接器的装置中的报警。

电路转换触发器不在这种屏蔽范围内。

本发明的高速同步多路转换装置以扩展顺序(in spreadingorder)采集报警，对其编码，对一报警码字符串进行解码，并检测具有最高优先权的报警。本发明通过包括解码器在内的硬件处理实现这些报警处理。

对报警进行的优先权排序的结果作为串行数据通过寄存器传送给报警处理器。通过使用存贮在ROM中的映射信息执行解码操作以实现对报警的优先权排序。高速同步多路转换装置中从具有低优先权到具有高优先权的各个部件采集报警。

本发明为高速同步多路转换装置的每个部件都提供电源。

本发明使用安装信息以表明高速同步多路转换装置中是否安装了某部件。该信息用于延迟来自于前级部件的输入电压的上升。

本发明产生用于同步输入信号的帧脉冲信号的脉冲宽度，该脉冲宽度比附在输入信号中的时钟信号的脉冲宽度窄。

通过下面对最佳实施例的描述及其附图将能更清楚地理解本发明，其中：

图1示出现有技术中在装置间使用光接口的SDH装置；

图2A与2B示出现有技术的低速和高速装置的例子；

图3示出现有技术的在低速和高速装置之间转换时钟信号的示意图；

图4示出现有技术的报警采集和按优先权排序的处理过程；

图5示出根据现有技术的供电技术；

图6示出根据本发明的高速同步多路转换装置的基本结构；

图7示出图6的高速同步多路转换装置中的装置的总体布局；

图8示出图7的SDH装置的低速装置的例子；

图9示出图7的SDH装置中的高速装置的例子；

图10示出根据本发明的STM-0格式；

图11示出根据本发明的高速同步多路转换装置的环路；

图12示出根据本发明的第1实施例；

图13示出第一实施例的操作的时序图；

图14A和14B示出根据本发明的第2实施例；

图15示出根据本发明的第3实施例；

图16示出根据本发明的第4实施例；

图17示出根据本发明的第5实施例；

图18示出根据本发明的第6-1实施例；

图19示出根据本发明的第6-2实施例；

图20示出根据本发明的第6-3实施例；

图21示出根据本发明的第6-4实施例；

图22示出根据本发明的第6-5实施例；

图23示出根据本发明的第6-5实施例；

图24示出根据本发明的第7实施例；

图25示出根据本发明的第8实施例；

图26A和26B示出根据本发明的第9实施例；

图27示出根据本发明的第10实施例；

图6示出根据本发明的高速同步多路转换装置的基本结构。

做为高速同步多路转换装置的该SDH装置具有第一通信装置2和第二通信装置1。装置2与一低速数字电路相连并安装有该低速数字电路。装置1与STM电路相连。时钟供给装置3提供一参考时钟信号以确定装置1与2之间的通信速率。报警处理器6将发生在装置1和2中的错误分离出来。

第一通信装置2从低速数字电路中接收数据，根据所接到的与参考时钟信号同步的数据准备串行数据，并向第二通信装置1传送串行数据和一帧信号。装置1根据接收到的数据准备STM信号并将其传送给STM电路。装置1从STM电路接收STM信号，根据接收到的与参考时钟信号同步的数据准备串行数据，并将该串行数据和一帧信号传送给装置2。装置2将接收到的数据传送给低速数字电路。将错误信息传送给报警处理器6。

在第一通信装置2中，低速终止器21终止该低速数字电路。发送器22从终止器21接收数据，从接收到的数据组装串行数据，并向第二通信装置1传送该串行数据。接收器23从装置1接收串行数据并向终止器21提供要传送给低速数字电路的数据。

发送器22可能照原样发送终止器21的串行数据或者可能将数据转换为虚拟容器VC(virtual container)信号。该VC信号具有一STM头信息格式，该头信息格式中仅使用一指针和一错误通告字节。错误通告字节用于把错误通知报警处理器6。

接收器23可能照原样为终止器21提供来自于第二通信装置1的串行数据。另外，接收器23也可能从装置1接收VC信号，则将该VC信号分解为一数据信号；并向终止器21提供该数据信号。这种情况下，该VC信号具有一STM头信息格式，该头信息格式中仅使用一指针和一错误通告字节。否则接收器23从装置1接收STM信号，将该STM信号分解为数据信号，并向终止器21提供该数据信号。

在第二通信装置1中，STM多路转换器将来自于第一通信装置2的串行数据多路转换为一STM信号。高速多路转换器12将这种STM信号多路转换为多路转换STM信号(multiplexed STM signal)。高速信号分离器14从STM电路中接收多路转换STM信号并将其分离为STM信号。STM信号分离器13将相应的一个STM信号传送给装置2，或者将该STM信号分离为串行数据并将该串行数据传送给装置2。

STM多路转换器从第一通信装置2接收串行数据或VC信号并将其多路转换为STM信号。STM头信息格式包括一指针和一错误通告字节；该STM头信息格式被传送给报警处理器6。

STM信号分离器13为第一通信装置2提供串行数据或VC信号。该VC信号具有一包括指针和错误通告字节的STM头信息格式。另外，该STM信号分离器13也能照原样向装置2传送所接收的STM信号。

图7示出图6的SDH装置中的装置的总体布局。在以下的描述中，第一通信装置2被称为低速装置2，第二通信装置1被称为高速装置1。图7中的与图6相同的部件用相同的参考标记标出。

低速装置2终止速率为1.544Mb/s的一级(first-order)数字电路或速率为6.3Mb/s的二级(second-order)数字电路。该低速装置2向高速装置1提供其接收到的数据，或提供包括多段所接收到的数据的VC信号。

在高速装置1中，每个电气接口15都从低速装置2中接收信号并将其多路转换为STM(synchronous transfer module)信号。高速多路转换器12仅将从电气接口15接收到的这种STM信号多路转换为多路转换STM信号。电光转换器16将该多路转换STM信号转换为多路转换光STM信号，如速率为2.4Gb/s的STM-16信号。

高速装置1接收高速多路转换光STM信号，如速率为2.4Gb/s的STM-16信号。光电转换器17将该光信号转换为电信号。高速信号分离器14将该电信号分离为STM信号，该信号被传送给电气接口15。每个电气接口15将接收到的STM信号分离为数据信号，供一级数字电路或二级数字电路使用，或分离为VC信号。分离信号被传送给低速装置2。

这样，实现了在低速装置2和高速装置1之间传送低速数据信号或VC信号。另一方面，现有技术在高速和低速装置之间传送STM信号，因此，必须在每个高速和低速装置中对STM信号进行终止，多路转换，分离。与现有技术不同，本发明的高速装置1集中地执行这些处理从而简化了装置结构。

另外，本发明不需要将字节A1和A2从STM段开销SOH(sectionoverhead)中取出以建立高速装置1和低速装置2之间的帧同步和位同步的电路，也不需要完成“抓取”(scrambling)和“释放”(descrambling)功能的电路。相反，本发明使用一时钟供给装置3为低速装置2和高速装置1提供一参考时钟信号。为了同步一帧装置1和装置2的任一个可以作为发送器向作为接收器的另一个发送一帧脉冲信号。时钟单元5根据时钟供给装置3所提供的参考时钟信号产生供高速装置1中的部件使用的不同时钟信号。

报警处理器6从低速装置2和高速装置1中分离错误以处理这样的问题：即当错误发生时包括在STM段开销中的一些错误信息是不可访问的。报警处理器6直接从低速装置2接收错误分离信号。另外，在低速装置2所提供的VC信号中亦可以加入一简单的错误检测信号(图10中奇偶校验位BIP8)。

报警处理器6根据错误检测信号检测低速装置2中的错误。同时，该报警处理器处理高速装置1中任何部件中发生的错误。控制器7发送和接收发往和来自于高速装置1的部件的命令和响应，从而控制高速装置1的开始，恢复，轮询检查等。

这样，本发明使用参考时钟信号(同步时钟信号)及帧脉冲信号在低速和高速装置2和1之间进行通信。相应地，本发明符合常规的涉及数据，时钟，和帧脉冲信号的串行电气接口标准。

由于本发明在低速装置2和高速装置1之间使用电信号而不是光信号，故在装置1和装置2之间不需要一组光电，电光转换器，因而简化了SDH装置降低了成本。

图8-11示出图7的SDH装置的各部分的详细示例。

图8示出低速装置2的详细示例。图9示出高速装置1的详细示例。这些例子在低速和高速装置之间均使用VC信号。图10示出VC信号的例子。图11示出根据本发明的包括SDH装置的环路系统。

图8中，低速终止器2’在上行方向上(in an upwad direction)终止一常规一级或二级数字信号，将其多路转换为光信号如51.84Mb/s的STM-0光信号或155.52Mb/s的STM-1光信号，并将光STM信号传送给低速装置2。广义地讲，低速装置2包括低速终止器2’。选择器83选择常用系统0或备用系统1并将选择的光STM信号传送给内部帧终止器84。帧终止器84终止该光STM信号。指针分离器85从终止信号中取出指针。

时钟转换器86缓冲接收到的信号，将附在接收信号中的时钟信号转换为内部时钟信号并调整信号的速度如通过装入(stuffing)。帧校准器87将接收信号转换为VC-3信号。指针插入器88在VC-3信号中加入STM-0头并在STM-0头的指针部分设置指针以指示VC-3信号的起始地址。发送器89在STM-0头的字节B1处为整个传送帧设置奇奇偶校验值(BIP-8)。

图10是STM-0格式的一个例子。

本发明在传送VC信号时使用该STM-0格式以(1)保证参考传送速率，(2)在低速装置2和高速装置1之间传送错误分离信号。结果，本发明与现有的SDH装置一致。如图10所示，除了指针和BIP-8头信息中其它字节均为“1”，表示它们均未被使用。该STM-0格式仅为一例子，还可以其它格式传送VC信号。

并行-串行转换器90及驱动器91将由发送器89提供的内部8位并行信号转换为串行电信号。在该串行信号中加入帧脉冲信号和发送时钟信号，并将它们传送给高速装置1。

在接收器一侧，即低速装置2的下行侧(downward side)接收来自于高速装置1的串行电信号，帧脉冲信号及接收时钟信号。接收器92和串并转换器93将串行信号转换为并行信号，该并行信号被STM终止器94终止。这样，本实施例在低速装置2中安装STM终止器94。这是通过使用STM信号实现SDH装置的环路连接。这一点以后将参照图11详细说明。

结果，该实施例在高速装置1的下行侧不需要STM终止器。也可以在高速装置1的下行侧安装STM终止器，在低速装置2的下行侧(dounstream side)安装接收器。这样，接收器可以接收VC信号并将其分解。低速装置2下行侧的STM终止器的处理操作与图2的现有技术的操作相同，故不再说明。

后面将详细说明用于接收和发送电信号的电路91-93。若低速装置2直接终止速率为1.544Mb/s的一级数字信号或速率为6.3Mb/s的二级数字信号而不是将信号多路转换为光STM信号，则部件2’，81-85，98-100均不需要。

下面说明图9的高速装置。从高速装置1传送到低速装置2的信号是STM信号。

接收器101从低速装置1接收串行电信号，串并转换器102将该信号转换为8位并行信号。帐同步器104检测从低速装置2传送来的帧脉冲信号。错误速率检测器103根据检测到的帧脉冲信号对包括在接收信号中的每个帧执行奇偶校验，并将结果与STM-0格式中的错误检测字节相比较，从而检测错误率。

指针分离器105从STM-0格式头信息中分离出指针。内部帧相位转换器106根据分离的指针和检测到的帧脉冲信号和内部帧脉冲信号之间的相位差确定指针值，并将接收信号中的帧转换为内部帧。STM-0多路转换器107根据内部相位将接收信号多路转换为STM-0信号。

高速多路转换器108根据内部帧脉冲信号仅将来自于电气接口15的STM-0信号多路转换为高速多路转换STM信号。电光转换器109将该信号转换为高速光信号(本实施例中是速率为2.4Gb/s的STM-16)该高速光信号被传送给STM电路。

在高速装置1的下行侧，光电转换器110将高速多路转换光信号(本实施例中指速率为2.4Gb/s的STM1-6)转换为电信号。高速信号分离器111终止该电信号并将其分离为STM-0信号。串并转换器112将相应的STM-0信号转换为8位并行信号，该8位并行信号被供给错误速率检测器113。该错误速率检测器113确定信号是否存在并检测错误速率。然后，该STM-0信号被传递给并串转换器114及驱动器115；其结果，为串行信号增加了一发送时钟信号及一个帧脉冲信号。然后，这些信号被传送给低速装置2。

图11示出根据本发明的SDH装置的环路。每个SDH装置具有图8和图9所示的低速装置和高速装置。实线表示高速装置之间的STM-N分支环路。环路中需要有两个高速装置122以通过环路直接将低速装置120与低速装置124相连及通过环路直接将低速装置121与低速装置126相连。本发明通过在高速装置125中形成如虚线所示的折回(folded)连接形成装置120与124之间的环路。而且，本发明通过在高速装置123中形成如点划线所示的折回连接形成装置121与126之间的环路。

图12示出根据本发明的第1实施例的图8和图9的低速装置2和高速装置1之间电气通信接口的详细情况。图13示出实施例1的操作的时序图。

下面说明下行链的操作。上行链的操作从而可以得到很好理解。图12中，高速装置1具有一八-二转换器114，将STM-0信号的并行数据D1至D8(6.48M×8位＝51.84Mb/s)转换为两个串行信号(25.92Mb/s×2)。驱动器115提供两个串行信号SD1和SD2以响应该两个串行信号。帧脉冲发生器114’根据-8KHz帧脉冲信号FP生成装置间脉冲信号SFP。该信号SFP与25.92MHz的发送时钟信号SCK同步。驱动器115将发送时钟信号SCK(25.92MHz)和装置间帧脉冲信号SFP(8KHz)传送给低速装置2。

低速装置2的接收器92接收信号SD1和SD2(25.92Mb/s×2)。二-八转换器93将信号SD1和SD2转换为包括8位并行数据D1至D8(6.48M×8位)的STM-0信号。帧脉冲检测器93’检测装置间帧脉冲信号SFP，并根据该信号SFP生成与发送时钟信号SCK同步的内部帧脉冲信号FP。所提供的发送时钟信号SCK就是一内部时钟信号CLK。

图13示出八-二转换器114和二-八转换器93的操作。高速装置1的八-二转换器114响应于帧脉冲信号SFP中的一个脉冲开始进行与发送时钟信号SCLK同步的并串转换。该脉冲表明一STM-0帧的开始。由于使用该脉冲同步地检测一个帧，所以就不需检测如STM信号头信息的A1和A2字节这样的帧模式信号，从而防止假同步。在该并行的八位中，奇数位转换为串行信号SD1 SD1，偶数位转换为串行信号SD2。低速装置2中的二-八转换器93执行与八-二转换器114相反的操作，以实现串并转换，恢复原始的八位并行信号。

如图12所示，本发明使用电信号代替光信号。本发明也可以如现有技术那样发送所接收的数据或VC信号。发送VC信号时，本发明使用图10中的简单STM-0格式，以方便地与现有的SDH装置的内部部件连接。本发明在装置间使用同步时钟信号和帧脉冲信号以省去光通信中所需的抓取和释放(scrambling and descrambling)电路。此设计降低了SDH装置的规模并防止了假同步。

该实施例使用两个信号线以发送和接收STM-0信号(51.84Mb/s)从而延长电气通信的传送距离和保证通信质量。每个信号线承载25.92MHz的通信速率，此为STM-0的一半。其结果，本发明可以使用低功耗CMOS电路如驱动器，接收器和发送器电路从而有助于提高集成度。

图14A与14B示出根据本发明实施例2的图9内部帧相位转换器的详细情况。

图中，14A示出内部帧转换器106的结构，14B示出计算内部指针的方法。与图9中相同的部件使用同样的参考标记表示。

帧同步器104提供从低速装置2传送过来的帧脉冲信号FP的相位FP1。转换器106的相位比较器131将相位FP1与内部帧脉冲信号FP相比较提供相位差A。指针运算器132从低速装置指针C的相位中减去相位差A以提供内部指针B，指针转换器133使用指针B转换内部信号的帧相位。此大大降低了高带装置1中的数据传输延迟。

图15示出根据本发明的实施例3的包括图7中时钟供给装置3和时钟单元5的时钟供给系统的详细情况。

时钟供给装置3为低速装置2和高速装置1各提供一用于同步发送和接收数据的参考时钟信号。

时钟供给装置3为任何一个做为发送器的高速装置或低速装置提供时钟信号A。时钟信号A通过时钟接收器52和时钟分配器51传送给发送电路140。触发器电路141根据时钟信号对来自于发送电路140中的数据进行同步处理。数据和同步信号通过驱动器142发送给对方。

另一方面，做为接收器的高速或低速装置的另一方通过接收器143接收数据和时钟信号。触发器电路144根据接收到的时钟信号同步地对数据进行采样，将数据传送给接收电路145。位缓冲器146根据内部时钟信号B读出接收的数据，该内部时钟信号B是由时钟供给装置通过时钟接收器52’和时钟分配器51’提供的。这样，接收数据的时钟信号转换为时钟信号B。

本发明仅使用将相位进行转换的位缓冲器146以将时钟信号进行转换。这种结构省去了装置间光接口的时钟分离器等部件。

图16示出根据本发明的实施例4的用于改变装置参数的结构。该结构对应于图7的控制处理器71的操作。

控制转换器SW1和SW2被安装在，如部件的前面。采集器151采集设置信息并将其传送给DPRAM152。DRAM地址计数器154指定一片DPRAM152中的区域以存贮设置信息。该设置信息从DPRAM152异步地传送给CPU153。

这种结构省去了外部控制器及其所使用的软件。

图17示出根据本发明的实施例5的防止报警扩散到装置中的结构。该结构涉及图7中电气接口15的功能。

装置连接器161将装置彼此连接起来并具有表明连接器161是否安装的安装信息。该信息用于控制扩散的报警。若连接信息表明没有连接器，则选择器162选择非报警，若信息表明有连接器则选择通过连接器161提从报警。但是转换触发报警不通过选择器162，并被排除在这种选择之外。

图18-23示出根据本发明的实施例6的对硬件报警按优先权排序的技术。该实施例涉及图7中报警处理器6的功能。

图18是示出报警处理硬件的方框图。报警采集器165通过轮询采集一个报警单元并将它们写入DPRAM(1)166。数据转换单元包括解码器(1)167及ROM168并将存贮在DPRM(1)166中的数据转换为数据串，此数据串被写入DPRAM(2)169。

优先权排序单元处理存贮在DPRAM(2)169中的数据以提供具有最高优先权的报警。解码器(2)170仅将具有最高优先权的报警置为“1”并向CPU171提供一数据串。定时计数器172向报警采集单元和数据转换单元提供定时信号。

图19说明对报警进行优先权排序的处理，若A系统报警和13系统报警都发生了，则这些报警将影响如图所示的报警采集部件1和2。图18的报警采集单元轮询采集这些报警并将其做为DPRAM(1)166中的DATA1和DATA8存贮起来。

图18的数据转换单元将A系统报警采集在地址ADD2 FF01及将B系统的报警采集在地址ADD2 FF02中。图18的优先权排序单元将每个A系统报警中和B系统报警中具有最高优先权的报警置为“1”，即，A系统报警中的A1，B系统报警中的B1，这样，就完了优先权排序。

图20示出图18的数据转换单元的详细情况，图21示出数据转换单元操作的时序图。

图20中，与图18中同样的部件用相同的参考标记表示。图20的数据转换单元具有“与”(&)电路175-180，三态输出触发器电路181和182、及反相电路183。

定时计数器172(图18)为DPRAM(1)166，DPRAM(2)169及ROM168提供一个地址ADD2。ROM168根据地址ADD2生成定时，将报警数据从DPRAM(1)166传送到DPRAM(2)169。

图21中，DPRAM(2)中D1和D2的阴影部分保持处理数据，并且在任一写入定时，将报警写入DPRAM(2)。DPRAM(2)的映射关系由ROM提供。

图22示出图18的优先权排序单元的详细情况，图23是示出优先权单元操作的时序图。

与图18中相同的部件用同样的参考标记表示。优先权单元具有“与”(&)电路185-187，三态门输出触发器电路188，及地址解码器189。

图23说明当DPRAM(2)中的数据是11111111(数据(1))及01111111(数据(2))时要执行的优先权处理操作。数据(1)和数据(2)的每个最左边位D1是最高有效位(MSB)数据(1)的位D1是具有最高优先权的报警。数据(2)的位D2是具有最高优先权的报警。相应的每个这些位都被置“1”。CPU171读出这些位并用于进行报警处理。这样本发明利用硬件实现高速的报警处理。

图24示出根据本发明的实施例7的在轮询周期采集报警的技术。

报警采集部件1具有最高优先权，报警采集部件3具有最低优先权。若在轮询周期2同时发生报警ALM1至ALM3，其优先权自高到低排列，首先检测优先权较高的报警。相应的，在轮询周期2采集报警ALM1和ALM2。然后，确定报警ALM1是信号源。在轮询周期3也确定报警ALM1是信号源。结果，按照优先权顺序采集报警。即，在报警ALM1之前没有采集任何优先权较低的报警，从而避免不必要的报警。

图25示出根据本发明的实施例8的分布式电源。

电源模块191被安装在每个部件上。电路192是专用于每个部件的电路。

一个装置单元中安装有多个部件PKG1，PKG2等。由于每个部件都具有电源模块101，故不需为装置单元准备电源部件。从而节省了装置单元空间并增加了在装置单元中设计散热装置及分层布置部件的自由度。

图26A与26B示出根据本发明的实施例(9)的使用表明某部件是否被安装的安装信息的技术。

该安装信息用于防止CMOS电路的锁定现象，该CMOS电路属于与有问题的部件相连的接口的一部分。图26A是示出相连的A部件与B部件的方框图。图26B是安装信息的时序图。

安装部件13时，包括电阻R和电容C的时间常数电路延迟电源电压的升高。反相器电路195将时间常数电路的输出反相。反相电路195的输出作为安装信息供给部件A，为了响应该信息，部件A禁止一次驱动器196的操作。结果在如图26B所示安装部件B后的一定时间内部件A的输出被屏蔽掉。然后，部件B的CMOS电路197的输入变为高阻态以防止CMOS电路197的锁定现象。

图27示出根据本发明的实施例10的将帧脉冲信号的脉冲宽度相对于系统时钟信号的脉冲宽度变窄的技术，从而防止帧脉冲信号的脉冲占用时钟信号的两个脉冲。

帧脉冲信号OUT FP及时钟信号OUT CLK是要发送的信号，帧脉冲信号IN FP及帧脉冲信号IN FP2是接收信号。帧脉冲信号OUT FP是25MHz。由于频率分量及线路电容，帧脉冲信号IN FP具有如点A和阴影区域表示的斜度。其结果，帧脉冲信号IN FP占用时钟信号INCLK的两个脉冲。为解决该问题，帧脉冲信号的频率被倍频(50MHz)以形成帧脉冲信号IN FP2。对帧脉冲信号进行频率加倍不限于倍频。若能有效地将帧脉冲信号的脉冲宽度缩小为窄于时钟信号的宽度，任何一种倍频都可采用。

如上所述，本发明的SDH装置恰当地在低速装置和高速装置之间使用了集成公共部件，从而极大地降低了装置规模和功耗。

该SDH装置不需外部控制器即可控制自己并快速处理报警。

该SDH装置使用操作正确的电路并具有易分离的功能。

本发明进一步的效果如下所述：

通过使用电气接口代替光接口将SDH装置的低速和高速装置相连，从而减少了许多操作如定时取出，抓取，释放(descrambling)及光电或电光转换。

电气接口的发送速率是数据发送速率的一半(25.92MHz)，从而可以使用CMOS和TTL电路代替ECL电路。这一点有助于降低功耗并改善SDH装置的集成度。

低速和高速装置之间的接口可以是STM-0接口以实现容易的帧转换。

高速装置具有低速电气接口部分以吸取从低速装置中发送来的帧相位。从而帮助减少高速装置的高速多路转换器的规模并方便地将帧相位转换为内部帧相位。

本发明在电气接口上不需终止STM-0信号的大部分帧即可检测错误和输入断路，将帧转换为内部帧，并将STM-0信号传送给高速多路转换器。从而降低高速多路转换器规模。

从高速装置到低速装置的下行方向上，本发明通过仅在高速信号分离器检查位错误实现信号处理，从而省去终止器电路。

STM-0接口不使用帧模式而是根据帧脉冲信号将帧同步。从而防止假同步，省去抓取和释放电路，减小高速多路转换器和信号分离器的规模。

SDH装置使用同步时钟信号操作装置。省去安装和时钟转换电路。

本发明通过使用转换器改变装置的内部参数，减少了为此用途的软件和硬件。

本发明使用无用电路的安装信息屏蔽从无用电路发送的报警从而帮助维修期间快速查找错误。本发明不屏蔽电路转换报警。从而防止注意不到断路情况。

本发明的硬件解码方法快速地对报警按优先权排序。通过包括并串转换的寄存器将报警传递给软件。从而减少报警处理的数目。寄存且通过ROM(只读存贮器)映射。从而减少硬件解码操作的次数。

通过ROM映射也减少了解码硬件的规模。由于在对报警按优先权排序过程中发生变化或错误时要涉及大量变化，因此减小解码硬件的规模是重要的。

本发明从所涉及的报警中最近发生的报警开始采集报警。从而改善报警优先权处理的效率。

本发明在每个部件中都安装电源电路，从而节省了SDH装置中每个装置的空间。

在SDH装置中，接收侧的某部件将安装信息发送给发送侧的一部件。接收侧的该部件已被安装时，发送侧的该部件在初始禁止周期将其输出电平置为低电平、高电平，从而防止由于接收缓冲器的锁定现象损坏接收侧的部件。

本发明将帧脉冲信号的脉冲宽度变窄，从而防止帧脉冲信号的每个脉冲占用高速时钟信号的两个脉冲。

Claims (35)

1.一种高速同步多路转换装置，其具有一个与一低速数字电路相连并包括该电路的第一通信装置和与一高速同步多路转换电路相连的第二通信装置，包括：

时钟供给装置，用于提供参考时钟信号，为第一和第二通信装置的每个装置设置通信速率；

报警处理装置，用于将第一通信装置中的错误与第二通信装置中的错误分开；

第一通信装置，用于从低速数字电路接数据，根据接收数据准备与参考时钟信号同步的串行数据，并将串行数据和帧信号传送给第二通信装置，从而该第二通信装置根据该串行数据和帧信号准备高速同步多路转换信号并将该高速同步多路转换信号传送给该高速同步多路转换电路；

第二通信装置，用于从该高速同步多路转换电路中接收高速同步多路转换信号，根据该高速同步多路转换信号准备与参考时钟信号同步的串行数据，并将该串行数据和一帧信号传送给第一通信装置，从而该第一通信装置根据该串行数据和帧信号准备数据信号并将该信号传送给该低速数字电路；及

将错误信息发送给报警处理装置的第一通信装置。

2.根据权利要求1所述的高速同步多路转换装置，其中该第一通信装置包括：

低速终止装置，用于终止低速数字电路；

数据组合/发送装置，用于根据该低速终止装置所提供的数据，准备串行数据并将该串行数据传送给第二通信装置；及

数据接收/分解装置，用于接收第二通信装置的串行数据，根据该串行数据准备用于低速数字电路的数据信号，并将该数据信号传送给该低速终止装置。

3.根据权利要求2所述的高速同步多路转换装置，其中数据组合/发送装置按原串行数据方式发送来自于低速终止装置的数据。

4.根据权利要求2所述的高速同步多路转换装置，其中数据组合/发送装置将来自于低速终止装置的数据转换为VC/VT信号并按原串行数据方式发送该VC/VT信号。

5.根据权利要求4所述的高速同步多路转换装置，其中VC/VT作号具有一STM/STS头信息格式，该STM/STS头信息格式中仅使用一指针和一错误通告字节，该错误通告字节用于将错误信息发送给报警处理装置。

6.根据权利要求2所述的高速同步多路转换装置，其中数据接收/分解装置为低速终止装置提供串行数据。

7.根据权利要求2所述的高速同步多路转换装置，其中，数据接收/分解装置接收以串行数据方式发送的VC/VT信号，分解该VC/VT信号，并为低速终止装置提供该分解信号。

8.根据权利要求6所述的高速同步多路转换装置，其中该VC/VT信号具有一STM/STS头信息格式，该STM/STS头信息格式中仅有一指针和一错误通告字节。

9.根据权利要求2所述的高速同步多路转换装置，其中数据接收/分解装置接收以串行数据方式发送的STM/STS信号，分解该STM/STS信号，并向低速终止装置提供分解信号。

10.根据权利要求1所述的高速同步多路转换装置，其中第二通信装置包括：

STM/STS多路转换装置，用于从第一通信装置接收串行数据并将所接收到的数据多路转换为STM/STS信号；

高速多路转换装置，用于将这种STM/STS信号多路转换为多路转换STM/STS信号并将该多路转换STM/STS信号传送给该STM/STS电路。

一高速信号分离装置，用于从STM/STS电路接收多路转换信号并将该接收信号分离为STM/STS信号；及

STM/STS传送/分离装置，用于传送或分离STM/STS信号并将传送或分离信号作为串行数据传送给第一通信装置。

11.根据权利要求10所述的高速同步多路转换装置，其中STM/STS多路转换装置从低速终止装置接收以串行数据方式发送的数据并将接收的数据多路转换为STM/STS信号。

12.根据权利要求10所述的高速同步多路转换装置，其中该STM/STS多路转换装置接收以串行数据方式发送的VC/VT信号并将VC/VT信号多路转换为STM/STS信号。

13.根据权利要求12所述的高速同步多路转换装置，其中VC/VT信号具有一STM/STS头信息格式，该STM/STS头信息格式中仅使用一指针和一错误通告字节，该错误通告字节用于将错误信息发送给报警处理装置。

14.根据权利要求10所述的高速同步多路转换装置，其中STM/STS传送/分离装置向低速终止装置发送以串行数据方式发送的数据。

15.根据权利要求10所示的高速同步多路转换装置，其中该STM/STS传送/分离装置将VC/VT信号以串行数据方式发送。

16.根据权利要求15所述的高速同步多路转换装置，其中该VC/VT信号具有一STM/STS头信息格式，该STM/STS头信息格式中仅有一指针和一错误通告字节。

17.根据权利要求10所述的高速同步多路转换装置，其中STM/STS传送/分离装置将STM/STS信号以串行数据方式发送。

18.一种高速同步多路转换装置，具有用于将由并行数据组成的STM-0/STS-1信号和由串行数据组成的STM-0/STS-1信号进行相互转换的低速装置，及用于将由串行数据组成的STM-0/STS-1信号和高位(high-order) STM/STS信号进行相互转换的高速装置，包括：

一电气STM-0/STS-1接口，用于将低速装置和高速装置相互连接。

19.根据权利要求18所述的高速同步多路转换装置，其中电气接口使用由通过对STM-0/STS-1信号分离(dividing)而形成的两个电气信号。

20.根据权利要求18所述的高速同步多路转换装置，其中高速装置使用一个用于STM-0/STS-1信号的STM-0/STS-1接口。

21.根据权利要求18所述的高速同步多路转换装置，其中每个高速和低速装置都根据时钟供给装置提供的时钟信号工作。

22.根据权利要求21所述的高速同步多路转换装置，其中将用于同步输入信号的帧脉冲信号的脉冲宽度缩小到比输入信号的时钟信号的脉冲宽度还要窄。

23.根据权利要求20所述的高速同步多路转换装置，其中高速装置的STM-0/STS-1接口将来自于低速装置的上行信号的帧相位转换为内部帧相位。

24.根据权利要求23所述的高速同步多路转换装置，其中每个具有这种转换内部帧相位的STM-0/STS-1信号仅被多路转换为高位(high-order)STM/STS信号。

25.根据权利要求23所述的高速同步多路转换装置，其中该STM-0/STS-1接口根据帧脉冲信号检测帧。

26.根据权利要求20所述的高速同步多路转换装置，其中高速装置STM-0/STS-1的接口检测断路和发往低速装置的下行信号中的错误，并将下行信号传送给低速装置，并且低速装置使用从高速装置传送的帧脉冲信号同步下行信号。

27.根据权利要求18所述的高速同步多路转换装置，其中组成高速同步多路转换装置的每个部件具有一转换器用以改变其内部参数。

28.根据权利要求18所述的高速同步多路转换装置，其中高速同步多路转换装置的装置连接器具有表明该连接器是否被安装的安装信息，该安装信息用于在连接器没有安装时屏蔽报警信息防止发送给其它装置。

29.根据权利要求28所示的高速同步多路转换装置，其中电路转换触发器不在根据安装信息完成的屏蔽操作范围之内。

30.根据权利要求18所述的高速同步多路转换装置，其中硬件解码处理实现优先权排序处理过程，即按扩展顺序采集高速同步多路转换装置中的报警，将采集的报警编码，将一串代码解码，并检测报警中具有最高优先权的报警。

31.根据权利要求30所述的高速同步多路转换装置，其中通过寄存器将优先权排序处理结果以串行数据方式发送给处理装置。

32.根据权利要求30所述的高速同步多路转换装置，其中权排序处理是通过使用存贮在ROM中的映射信息执行解码操作而实现的。

33.根据权利要求30所述的高速同步多路转换装置，其中高速同步多路转换装置中的报警是从扩展的末端到高端采集。

34.根据权利要求18所示的高速同步多路转换装置，其中组成高速同步多路转换装置的每个部件都具有一电源。

35.根据权利要求18所示的高速同步多路转换装置，其中组成高速同步多路转换装置的每个部件都具有表明该部件是否安装的安装信息，根据该安装信息延迟来自于前级部件的输入电压的上升。

Images