CN108766386B - 用于从源设备接收信号的设备 - Google Patents

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Abstract

本发明涉及用于从源设备接收信号的设备。该设备(400)可包括：接收部(500)；数字集成电路(610，620和630)；线缆(309)，用于使所述接收部从所述源设备接收数字信号(D1～D4)，其中，所述接收部分离所述数字信号，并且通过信号线(506，507)将被分离的数字数据提供至所述数字集成电路。

Description

用于从源设备接收信号的设备
本申请是申请日为2014年1月10日、发明名称为“源设备及其控制方法和通信系统”的申请号为201410012374.5的专利申请的分案申请。
技术领域
本发明涉及源设备、通信系统和控制源设备的方法。更详细地，本发明涉及传输具有不同速度的多个信号的源设备、通信系统和控制源设备的方法。
背景技术
对于用于在设备之间传输和接收图像信号和音频信号等的接口，已在使用的是诸如高清晰度多媒体接口(High-Definition Multimedia Interface，HDMI)和数字视频接口(Digital Video Interface，DVI)等接口。这些接口标准中的一些标准在图像信号上多路复用音频信号，由此能够使用一根线缆来传输和接收图像信号和音频信号。能够多路复用图像信号和音频信号的这类标准的示例可包括HDMI。
通常，当以根据诸如HDMI等标准在图像信号上多路复用音频信号的方式来传输图像信号和音频信号时，源设备在垂直同步信号和水平同步信号等的消隐期间(blankingperiod)传输音频信号(例如，参见日本未审查的专利申请2006-42219)。
在上述现有技术中，不可以同时传输多个图像信号。一个原因在于，由于图像信号的数据大小大于音频信号的数据大小，所以时常在消隐期间可能不包括图像信号。因此，当根据诸如HDMI等标准同时传输多个图像信号时，源设备在不多路复用图像信号的情况下通过多根线缆来分离地传输多个图像信号。
发明内容
鉴于此，期望通过一根线缆同时传输多个图像信号。
根据本发明的实施例，提供了一种源设备，所述源设备包括：低速数据提供部，所述低速数据提供部用于提供低速数据，所述低速数据是以与具有不同频率的多个时钟信号之中的低时钟信号同步的方式生成的数据，所述低时钟信号的频率低于预定值；高速数据提供部，所述高速数据提供部用于提供高速数据，所述高速数据是以与所述多个时钟信号之中的高时钟信号同步的方式生成的数据，所述高时钟信号的频率高于所述低时钟信号的频率；分割部，所述分割部用于将所述低速数据分割成预定条数的数据，所述预定条数与所述高时钟信号的频率相对于所述低时钟信号的频率的比值相对应；及数据传输部，所述数据传输部用于将所述高速数据和被分割成条的所述低速数据存储在具有预定数据大小的数据中，并传输所存储的数据。因此，可获得如下效果：所述高速数据和被分割成条的所述低速数据被存储在将被传输的所述具有预定数据大小的数据中。
根据本发明的实施例，提供了一种控制源设备的方法，所述方法包括：通过低速数据提供部来提供低速数据，所述低速数据是以与具有不同频率的多个时钟信号之中的低时钟信号同步的方式生成的数据，所述低时钟信号的频率低于预定值；通过高速数据提供部来提供高速数据，所述高速数据是以与所述多个时钟信号之中的高时钟信号同步的方式生成的数据，所述高时钟信号的频率高于所述低时钟信号的频率；通过分割部将所述低速数据分割成预定条数的数据，所述预定条数与所述高时钟信号的频率相对于所述低时钟信号的频率的比值相对应；以及通过数据传输部将所述高速数据和被分割成条的所述低速数据存储在具有预定数据大小的数据中，并通过所述数据传输部传输所存储的数据。因此，可获得如下效果：所述高速数据和被分割成条的所述低速数据被存储在将被传输的所述具有预定数据大小的数据中。
在一个实施例中，还可包括保持部，所述保持部用于以与所述高时钟信号同步的方式将所提供的所述低速数据保持为所述预定条数的数据。所述分割部以与所述高时钟信号同步的方式顺序地从所述保持部读取各个所述预定条数的数据，并提供所读取的所述预定条数的数据作为被分割成条的所述低速数据。因此，可获得如下效果：所述低速数据以与所述高时钟信号同步的方式被保持为所述预定条数的数据，且各个所述多条数据以与所述高时钟信号同步的方式被读取。
在一个实施例中，所述分割部可包括：计数器，所述计数器用于以所述高时钟信号同步的方式对计数值进行计数；及选择器，所述选择器用于基于所述计数值顺序地选择各个所述预定条数的数据，并读取所选择的各个所述预定条数的数据。因此，可获得如下效果：基于以与所述高时钟信号同步的方式计数的计数值，各个所述预定数目的数据被顺序选择，并且读取所选择的数据。
在一个实施例中，所述保持部可包括移位寄存器，所述移位寄存器用于保持所述低速数据，并根据所述分割部的控制来移位和顺序地输出所保持的所述低速数据的各个位，且所述分割部以与所述高时钟信号同步的方式顺序地提供从所述移位寄存器输出的所述低速数据的各个位作为被分割成条的所述低速数据。因此，可获得如下效果：以与所述高时钟信号同步的方式，从所述移位寄存器输出的所述低速数据的各个位被顺序地提供作为被分割成条的所述低速数据。
在一个实施例中，所述高速数据可包括图像数据，且所述低速数据可包括音频数据。因此，可获得如下效果：包括所述图像数据的所述高速数据和包括所述音频数据的所述低速数据被传输。
在一个实施例中，所述高速数据可包括没有受到压缩的未压缩数据，且所述低速数据可包括受到压缩的压缩数据，所述压缩数据的数据大小小于所述未压缩数据的数据大小。因此，可获得如下效果：包括所述未压缩数据的所述高速数据和包括所述压缩数据的所述低速数据被传输。
在一个实施例中，所述低速数据提供部以与所述低时钟信号同步的方式提供数字数据作为所述低速数据，所述数字数据是从预定的模拟数据转换的。因此，可获得如下效果：从所述模拟数据转换的所述数字信号被提供作为所述低速数据。
在一个实施例中，所述高速数据提供部以与所述高时钟信号同步的方式提供数字数据作为所述高速数据，所述数字数据是从预定的模拟数据转换的。因此，可获得如下效果：从所述模拟数据转换的所述数字信号被提供作为所述高速数据。
根据本发明的实施例，提供了一种通信系统，所述通信系统包括：低速数据提供部，所述低速数据提供部用于提供低速数据，所述低速数据是以与具有不同频率的多个时钟信号之中的低时钟信号同步的方式生成的数据，所述低时钟信号的频率低于预定值；高速数据提供部，所述高速数据提供部用于提供高速数据，所述高速数据是以与所述多个时钟信号之中的高时钟信号同步的方式生成的数据，所述高时钟信号的频率高于所述低时钟信号的频率；分割部，所述分割部用于将所述低速数据分割成预定条数的数据，所述预定条数与所述高时钟信号的频率相对于所述低时钟信号的频率的比值相对应；数据传输部，所述数据传输部用于将所述高速数据和被分割成条的所述低速数据存储在具有预定数据大小的数据中，并传输所存储的数据；数据接收部，所述数据接收部用于接收所传输的所述具有预定数据大小的数据；及恢复部，所述恢复部用于从所接收的所述具有预定数据大小的数据中的被分割成条的所述低速数据来恢复被分割之前的所述低速数据。因此，可获得如下效果：所述高速数据和被分割成条的所述低速数据被存储在将被传输的所述具有预定数据大小的数据中。
在一个实施例中，所述分割部生成标记，所述标记用于表示被分割成条的所述低速数据是否是在所述低时钟信号的时钟周期中被首先传输的数据，所述数据传输部还将所述标记存储在所述具有预定数据大小的数据中，且所述恢复部从所述预定条数的被分割成条的所述低速数据来恢复被分割之前的所述低速数据，所述预定条数的被分割成条的所述低速数据是从接收到表示被分割成条的所述低速数据是在所述低时钟信号的时钟周期中被首先传输的数据的所述标记时开始被顺序接收的。因此，可获得如下效果：从所述预定条数的被分割成条的所述低速数据来恢复被分割之前的所述低速数据，被分割成条的所述低速数据是从接收到所述标记时开始被顺序地接收的。
在一个实施例中，所述分割部在生成报头信息、分割所述报头信息并将被分割成条的所述报头信息提供至所述数据传输部之后开始分割所述低速数据，所述报头信息用于表示开始传输所述低速数据的时刻，所述数据传输部在将被分割成条的所述报头信息存储到所述具有预定数据大小的数据中并传输所存储的数据之后开始传输所述具有预定数据大小的数据，在所述具有预定数据大小的数据中存储有被分割成条的所述低速数据，且所述恢复部在恢复所述报头信息之后开始恢复所述低速数据。因此，可获得如下效果：所述低速数据的恢复是从所述报头信息被恢复之后开始的。
根据本发明的上述实施例，获得了如下的有利效果：所述源设备能够通过一根光缆同时传输多个图像信号。
应当理解，前面的概括说明和下面的详细说明都是示例性的，且旨在提供对所要求保护的发明的进一步说明。
附图说明
所包含的附图提供了对本发明的进一步理解，并被合并到说明书中以作为说明书的一部分。附图图示了本发明的实施例，并与说明书一起用于说明本发明的技术原理。
图1是图示了根据实施例的通信系统的构造示例的总图。
图2是图示了实施例中的传输部的构造示例的框图。
图3是图示了实施例中的同步部的构造示例的框图。
图4是图示了实施例中的输入侧缓冲器的构造示例的框图。
图5是图示了实施例中的输出侧缓冲器控制部的框图。
图6图示了实施例中的输出侧设定信号生成部的操作的示例。
图7图示了实施例中的输出侧计数器的操作的示例。
图8是图示了实施例中的用于中频信号的同步部和分割部的构造示例的框图。
图9是图示了实施例中的用于音频信号的同步部和分割部的构造示例的框图。
图10图示了实施例中的移位寄存器的操作的示例。
图11图示了实施例中的视频流(video stream)生成部的操作的示例。
图12图示了实施例中的同步数据的操作的示例。
图13是图示了实施例中的同步部的操作的示例的时序图。
图14是图示了实施例中的用于中频信号的同步部和分割部的操作的示例的时序图。
图15是图示了实施例中的用于音频信号的同步部和分割部的操作的示例的时序图。
图16图示了实施例中的像素数据的数据构造的示例。
图17是图示了实施例中的同步信号和数据使能(data enable)信号的示例的时序图。
图18图示了实施例中的图像信号的数据构造的示例。
图19是图示了实施例中的接收部的构造示例的框图。
图20是图示了实施例中的用于恢复中频信号的恢复部的构造示例的框图。
图21是图示了实施例中的用于恢复音频信号的恢复部的构造示例的框图。
图22是图示了根据实施例的源设备的操作的示例的流程图。
图23是图示了根据实施例的终端设备的操作的示例的流程图。
具体实施方式
下面将对本发明的一些实施例(在下文中，被称为“实施例”)进行说明。将按照下列顺序进行说明。
1.实施例(传输高速数据和被分割成条的低速数据的示例)
2.变形例
1.实施例
通信系统的构造示例
图1是图示了实施例中的通信系统的构造示例的总图。通信系统是用于记录或再现图像和音频等的系统，并包括源设备100和终端设备400。
源设备100将诸如图像信号和音频信号等信号传输至终端设备400。源设备100包括放大电路210和230、频率变换电路220及传输部300。
放大电路210放大模拟亮度信号和模拟色差信号。放大电路210例如从与源设备100连接的外部设备获得亮度信号和色差信号，放大获得的亮度信号和色差信号，并如有必要从放大的亮度信号和色差信号中去除噪音。放大电路210通过信号线路218和219分别将亮度信号的数据和色差信号的数据作为模拟数据A1和模拟数据A2提供至传输部300。
频率变换电路220例如从调谐器等获得广播信号，并转换所获得的广播信号的频率。例如，频率变换电路220获得RF(无线电频率)信号作为广播信号，并转换所获得的RF信号的频率以生成中频(IF)信号。频率变换电路220通过信号线路229将中频信号的数据作为模拟数据A3提供至传输部300。模拟数据A3可以是包括基于预定编解码器的压缩算法来压缩的图像数据的广播数据。
放大电路230放大模拟音频信号。放大电路230例如从与源设备100连接的外部设备获得音频信号，放大所获得的音频信号，并如有必要从所放大的音频信号中去除噪音。放大电路230通过信号线路239将音频信号的数据作为模拟数据A4提供至传输部300。
传输部300将模拟数据A1～A4分别转换成数字数据D1～D4，并将数字数据D1～D4传输至终端设备400。在此示例中，模拟数据A1和模拟数据A2分别是一个未压缩图像信号中包括的亮度信号和色差信号。因此，当将模拟数据A1和模拟数据A2转换成数字数据时，对模拟数据A1和模拟数据A2这二者使用相同的采样频率。模拟数据A3是压缩数据且其数据大小小于未压缩的模拟数据A1的数据大小。因此，用于模拟数据A3的采样频率低于用于模拟数据A1的采样频率。此外，由于用于音频数据的采样频率通常低于用于图像数据的采样频率，所以用于模拟数据A4(音频数据)的采样频率低于用于模拟数据A1(图像数据)的采样频率。
传输部300使数字数据D1～D4的相位匹配并使数字数据D1～D4同步。此外，传输部300多路复用经同步的数字数据D1～D4，并通过一根线缆309将所多路复用的数据传输至终端设备。例如，可使用HDMI线缆作为线缆309。
终端设备400从源设备100接收诸如图像信号等信号，并处理所接收的信号。终端设备400包括接收部500以及数字集成电路610、620和630。接收部500通过线缆309从源设备100接收数字数据D1～D4。接收部500使数字数据D1和D2彼此分离。接收部500通过信号线路506和507将所分离的数字数据D1和D2分别提供至数字集成电路610。此外，接收部500分离数字数据D3并通过单个线路508将所分离的数字数据D3提供至数字集成电路620。此外，接收部500分离数字数据D4并通过单个线路509将所分离的数字数据D4提供至数字集成电路630。
数字集成电路610处理数字数据D1和D2。数字集成电路610可例如将数字数据D1和D2记录在记录介质和存储设备等中。此外，数字集成电路610将数字数据D1和D2分别转换成模拟亮度信号和模拟色差信号，并再现所转换的信号。
数字集成电路620处理数字数据D3。数字集成电路620可例如将数字数据D3记录在记录介质和存储设备等中。此外，数字集成电路620将数字数据D3转换成诸如模拟图像数据和模拟音频数据等模拟数据，并再现所转换的模拟数据。
数字集成电路630处理数字数据D4。数字集成电路630可例如将数字数据D4记录在记录介质和存储设备等中。此外，数字集成电路630将数字数据D4转换成模拟音频信号，并再现所转换的模拟音频信号。
应当注意的是，源设备100可传输R(红色)、G(绿色)和B(蓝色)的信号来代替亮度信号和色差信号。而且，只要将被传输的信号的组合包括具有不同速度的多个图像信号，该组合就不限于上述实施例。例如，源设备100可仅对采样频率彼此不同的多个图像信号进行多路复用，并在没有在图像信号上多路复用音频信号的情况下传输所多路复用的图像信号。此外，源设备100还可多路复用除了多个图像信号之外的采样频率彼此不同的多个音频信号，并传输所多路复用的信号。
终端设备400还可包括与数字集成电路610、620和630连接的外置自检(Built-OutSelf-Test，BOST)电路。BOST电路对从目标测试设备外部的设备(例如，ADC 310)传输的信号进行测量和分析等。由于终端设备400中包括BOST电路，所以可执行源设备100的诸如A/D转换功能等功能的同时测试。
传输部的构造示例
图2是图示了本实施例中的传输部300的构造示例的框图。传输部300包括ADC(模数转换器)310、311、312和313以及同步部320、345、350和370。传输部300包括分割部360和380、存储器314、315、316和317、视频流生成部390及HDMI传输部318。
ADC 310以与时钟信号ck_a1同步的方式将模拟数据A1转换成数字数据D1。时钟信号ck_a1的时钟频率Fck_a1对应于在对模拟数据A1执行A/D(模拟到数字)变换时使用的采样频率。ADC 310将数字数据D1提供至同步部320。ADC 311以与时钟信号ck_a2同步的方式将模拟数据A2转换成数字数据D2。时钟信号ck_a2的时钟频率Fck_a2对应于在对模拟数据A2执行A/D变换时使用的采样频率。ADC 311将数字数据D2提供至同步部345。ADC 312以与时钟信号ck_a3同步的方式将模拟数据A3转换成数字数据D3。时钟信号ck_a3的时钟频率Fck_a3对应于在对模拟数据A3执行A/D变换时使用的采样频率。ADC 312将数字数据D3提供至同步部350。ADC 313以与时钟信号ck_a4同步的方式将模拟数据A4转换成通过使用预定编解码器来编码的数字数据D4。时钟信号ck_a4的时钟频率Fck_a4对应于在对模拟数据A4执行A/D变换时使用的采样频率。ADC 313将数字数据D4提供至同步部370。
在此示例中，时钟信号ck_a1的时钟频率Fck_a1与时钟信号ck_a2的时钟频率Fck_a2相同。
时钟信号ck_a3的时钟频率Fck_a3是时钟频率Fck_a1的1/2或更低。具体地，时钟频率Fck_a3可约为时钟频率Fck_a1的1/4。因此，可将数字数据D3分割成的条数等于或小于时钟频率Fck_a1除以时钟频率Fck_a3而获得的值，并可以一起传输数字数据D1与被分割成条的数字数据D3。假定时钟信号ck_a4的时钟频率Fck_a4是时钟频率Fck_a1的1/n(这里“n”是数字数据D4的数据大小)或更小。具体地，时钟频率Fck_a4可约为时钟频率Fck_a1的1/192。因此，可基于位单元来分割数字数据D4，并一起传输数字数据D1和被分割成条的数字数据D4。
应当注意的是，ADC 310和311是本发明的一个实施例的“高速数据提供部”的特定的但非限制性的示例。数字数据D1和D2是本发明的一个实施例的“高速数据”的特定的但非限制性的示例。ADC 312和313是本发明的一个实施例的“低速数据提供部”的特定的但非限制性的示例。数字数据D3和D4是本发明的一个实施例的“低速数据”的特定的但非限制性的示例。
在本实施例中，源设备100执行A/D变换。然而，可选择地，源设备100可例如从外部设备和记录介质等获得事先经过A/D变换的数字数据。在此情况下，源设备100包括数字数据提供部来代替ADC 310等。数字数据提供部从外部设备和记录介质等获得数字数据D1等，并以与时钟信号ck_a1同步的方式将所获得的数据提供至同步部320、分割部360等。
同步部320、345、350和370将数字数据D1～D4转移到公共时钟信号ck_b上，并从而使数字数据D1～D4彼此同步。时钟信号ck_b的时钟频率Fck_b等于或高于时钟频率Fck_a1。时钟信号ck_b可例如是HDMI中的像素数据的传输时钟。
可例如通过下列表达式1～3来表示上述时钟频率之间的大小关系。
Fck_a1(＝Fck_a2)≤Fck_b<Fck_a1×2…(表达式1)
Fck_a3×4≤Fck_b<Fck_a3×5…(表达式2)
Fck_a4×192≤Fck_b<Fck_a4×193…(表达式3)
总之，时钟频率Fck_a1和Fck_a2大体上与时钟频率Fck_b相同，且时钟频率Fck_a3约为时钟频率Fck_b的1/4。时钟频率Fck_a4约为时钟频率Fck_b的1/192。
同步部320将数字数据D1转移到时钟信号ck_b上。此外，同步部320生成用于表明数字数据D1是否有效的标记f1。当数字数据D1有效时，可将标记f1设定为“1”的值，且当数字数据D1无效时，可将标记f1设定为“0”的值。同步部320通过使用存储器控制信号V1来控制存储器314，并使存储器314将所转移的数字数据D1作为数字数据D1'与标记f1一起保持。
同步部345将数字数据D2转移到时钟信号ck_b上。此外，同步部345生成用于表明数字数据D2是否有效的标记f2。当数字数据D2有效时，可将标记f2设定为“1”的值，且当数字数据D2无效时，可将标记f2设定为“0”的值。同步部345使用存储器控制信号V2控制存储器315，并使存储器315将所转移的数字数据D2作为数字数据D2'与标记f2一起保持。
应当注意的是，在ADC 310通过使用具有与时钟频率Fck_b相同的值的采样频率来执行A/D变换的构造中，同步部320不是必须的。这同样适用于同步部345。
同步部350将数字数据D3转移到时钟信号ck_b上，并将所转移的数字数据D3提供至分割部360作为数字数据D3'。
同步部370将数字数据D4转移到时钟信号ck_b上，并将所转移的数字数据D4提供至分割部380作为数字数据D4'。
分割部360分割数字数据D3'。分割部360将数字数据D3'分割成m条(这里“m”是整数)数据。“m”是与时钟频率Fck_b相对于时钟频率Fck_a3的比值相对应的值。分割部360将各个被分割成条的数据设定为数字数据d3。具体地，将不大于通过使时钟频率Fck_a3除以时钟频率Fck_b而获得的值的整数设定为“m”的值。例如，当通过时钟频率Fck_a3除以时钟频率Fck_b而获得的值约为“4”时，“m”被设定为“3”。当“m”被设定为“3”且数字数据D3'的数据大小例如为12位时，分割部360从一条数字数据D3'中生成三条4位的数字数据d3。
此外，分割部360生成用于每条数字数据d3的标记f3。标记f3表示该条数字数据d3是否是第一条数据。“第一条数据”指的是在时钟信号ck_a3的时钟周期内首先被传输的一条数字数据d3。当该条的数字数据d3是第一条数据时，标记f3可被设定为“1”的值，否则可被设定为“0”的值。分割部360通过控制信号V3来控制存储器316，并使存储器316保持数字数据d3和标记f3。
分割部380分割数字数据D4'。分割部380将数字数据D4'分割成n(这里“n”是整数)条数据。“n”是与时钟频率Fck_b相对于时钟频率Fck_a4的比值相对应的值。分割部380将各个被分割成条的数据设定为数字数据d4。例如，当数字数据D4'的数据大小为22位，且“n”被设定为“22”时，分割部380从一条数字数据D4'来生成二十二条1位的数字数据d4。应当注意的是，数字数据D4'的数据大小不限于22位，并可例如为16位和24位等。
在每次生成数字数据D4'时，分割部380生成报头HD。报头HD是用于表示开始传输数字数据D4'的时刻的信息，并可例如是具有预定值且数据大小与数字数据D4'相同的的数据。报头HD的值被设定成如下值，该值不允许被设定成用于数字数据D4。例如，报头HD中的所有的位可被设定成具有“1”的值。分割部380通过使用控制信号V4来控制存储器317，并使存储器317顺序地保持报头HD中的位hd(“1”)。在使存储器317保持所有的位hd之后，分割部380使存储器317顺序地保持各条数字数据d4。
存储器314根据同步部320的控制来保持数字数据D1'和标记f1。存储器315根据同步部345的控制来保持数字数据D2'和标记f2。存储器316根据同步部360的控制来保持数字数据D3'和标记f3。存储器317根据由同步部380的控制来保持报头HD中的位hd或数字数据d4。
视频流生成部390以与时钟信号ck_b同步的方式生成视频流。视频流包括在时间序列上布置的多条图像数据、同步信号及数据使能信号DE。每条图像数据由预定条数的像素数据P_data构成。像素数据P_data的数据大小被定义成在HDMI标准中可传输的像素数据的数据大小，并可例如是24位、30位、36位和48位中的一个。
同步信号包括垂直同步信号Vsync和水平同步信号Hsync。垂直同步信号Vsync用于使图像数据的沿垂直方向的扫描时序彼此同步。水平同步信号Hsync用于使图像数据的沿水平方向的扫描时序彼此同步。数据使能信号DE用于表示图像数据的再现时段。数据使能信号DE可在再现图像数据的时段期间被设定成高电平，并在除了再现图像数据的时段之外的时段期间被设定成低电平。
视频流生成部390在数据使能信号DE被设定成高电平的时段内以与时钟信号ck_b同步的方式从存储器134～317读取数据。具体地，视频流生成部390从存储器314读取数字数据D1'和标记f1，并从存储器315读取数字数据D2'和标记f2。视频流生成部390从存储器316读取数字数据d3和标记f3，并从存储器317读取位hd或数字数据d4。视频流生成部390生成像素数据P_data，像素数据P_data的数据大小是在HDMI中确定的且比所读取的高速数据(D1'和D2')、低速数据(d3和d4)等的总大小大的数据大小之中最小的。例如，当相对高速数据D1'和D2'的总大小为22位，低速数据d3和d4的总大小为5位，且标记f1～f3的总大小为3位时，数据的总大小为30位。因此，在HDMI中确定的像素数据的大小24位、30位、36位和48位等之中的30位被用作像素数据P_data的大小。视频流生成部390将高速数据、低速数据和标记存储在像素数据P_data中。
然而，当数字数据D1'没有被存储在存储器314中时，视频流生成部390将大小与数字数据D1'相同的任意数据作为无效数据存储在P_data中。在此情况下，视频流生成部390生成被设定为“0”值以表示无效数据的的标记f1并将生成的标记f1存储在像素数据P_data中。而且，当数字数据D2'或d3未被存储器315或316保持时，以类似的方式将被设定为“0”的标记f2或f3与无效数据一起存储在像素数据P_data中。当位hd和数字数据d4均未被存储器317保持时，仅将无效数据(例如，值为“0”的位)存储在像素数据P_data中。
当数字数据D1'(亮度信号)和数字数据D2'(色差信号)的总大小为22位时，能够存储这些数字数据D1'和D2'的最小像素数据大小为24位。当仅传输一个图像信号(例如，数字数据D1'和D2')时，视频流生成部390可使用24位的像素数据。然而，如果视频流生成部390使用大于24位(例如，30位)的像素数据，那么能够额外地在像素数据中包括除数字数据D1'和D2'之外的信号。如果视频流生成部390在不分割数字数据D3'和D4'的情况下尝试保持原样地将数字数据D3'和D4'添加到像素数据中，那么总大小可能与30位的大小不相适应。因此，分割部360和380分别分割数字数据D3'和D4'，以便使所有的数据能够被存储在像素数据中。因此，源设备100能够在具有界定的数据大小的像素数据中存储高速信号(诸如D1'和D2'等)和低速信号(诸如D3'和D4'等)，并传输这些信号。因此，源设备100能够通过一根线缆传输多个信号。
HDMI传输部318根据HDMI标准将视频流传输至终端设备400。在HDMI标准中，以最小化传输差分信号(Transmission Minimized Differential Signaling，TMDS)方案来传输数据。在TMDS方案中，使用用于传输像素数据的三对信号线路和用于传输时钟信号的一对信号线路，以基于信号线路对之间的电位差来确定信号的值。
应当注意的是，视频流生成部390和HDMI传输部318是本发明的一个实施例中的“数据传输部”的特定的但非限制性的示例。
如同数字数据D4的数据大小，数字数据D1、D2和D3的数据大小不限于上述示例。用于表示亮度的数字数据D1的数据大小可为12位之外的大小，例如，可为10位。这同样适用于数字数据D2和D3的数据大小。
同步部的构造示例
图3是图示了本实施例中的同步部320的构造示例的框图。同步部320包括输入侧计数器321、输入侧缓冲器控制部322、触发电路323、输出侧计数器324、输出侧缓冲器325、选择器326和存储器控制部327。此外，同步部320还包括输入侧缓冲器330和输出侧缓冲器控制部340。
输入侧计数器321以与时钟信号ck_a1同步的方式对数字值进行计数。输入侧计数器321可以与时钟信号ck_a1同步的方式从0～4对数字值进行重复计数。输入侧计数器321将所计数的值作为计数值in_cnt提供至输入侧缓冲器控制部322。
输入侧缓冲器控制部322控制输入侧缓冲器330。输入侧缓冲器控制部322基于计数值in_cnt来生成输入侧设定信号in_set，并将所生成的输入侧设定信号in_set提供至输入侧缓冲器330和触发电路323。输入侧设定信号in_set用于指示在输入侧缓冲器330中保持有预定条数(例如，5)的数字数据D1的时刻。具体地，当计数值in_cnt变成预定值(例如，“4”)时，输入侧缓冲器控制部322生成输入侧设定信号in_set。
输入侧缓冲器330根据输入侧缓冲器控制部322的控制来保持数字数据D1。输入侧缓冲器330包括多级寄存器，这些寄存器根据时钟信号ck_a1运行。当提供输入侧设定信号in_set时，最后一级的寄存器保持从ADC 310提供的数字数据D1和从各寄存器提供的数字数据D1。当寄存器的级数为5时，最后一级的寄存器保持五条数字数据D1。输入侧缓冲器330将数据作为堆栈数据D1_stack输出至输出侧缓冲器325。
触发电路323根据输入侧设定信号in_set使触发信号in_togl的值反转。在每次将输入侧设定信号in_set提供至触发电路323时，触发电路323可使触发信号in_togl的值反转并将反转的值提供至输出侧缓冲器控制部340。
输出侧缓冲器控制部340控制输出侧缓冲器325。输出侧缓冲器控制部340基于触发信号in_togl来生成输出侧设定信号out_set，并将生成的输出侧设定信号out_set提供至输出侧缓冲器325和输出侧计数器324。输出侧设定信号out_set用于指示输出侧缓冲器325保持堆栈数据D1_stack的时刻。稍后将对生成输出侧设定信号out_set的方法进行详细地说明。
输出侧计数器324以与时钟信号ck_b同步的方式对数字值进行计数。输出侧计数器324以与时钟信号ck_b同步的方式从初始值(例如，“0”)开始对数字值进行计数。当所计数的值是预定值(例如，“5”)时，保持该值。而且，当将输出侧设定信号out_set提供至输出侧计数器324时，输出侧计数器324将所计数的值设定为初始值。输出侧计数器324将所计数的值作为计数值提供至选择器326和存储器控制部327。
输出侧缓冲器325根据输出侧缓冲器控制部340的控制来保持堆栈数据D1_stack。当提供输出侧设定信号out_set时，输出侧缓冲器325将堆栈数据D1_stack保持为由五条数字数据D1'构成的堆栈数据D1'_stack。堆栈数据D1'_stack是从时钟信号ck_a1转移到时钟信号ck_b上的数据。
选择器326基于计数值out_cnt来选择堆栈数据D1'_stack中的任一条数字数据D1'，并将选择条的数字数据D1'提供至存储器314。具体地，当计数值out_cnt为“i”时，选择器326从五条数字数据D1'中选择第i条数字数据D1'。应当注意的是，当计数值out_cnt为“5”时，选择器326选择第四条数字数据D1'。
存储器控制部327控制存储器314。存储器控制部327基于计数值out_cnt来生成存储器控制信号V1，并将生成的存储器控制信号V1提供至存储器314。存储器控制信号V1用于指示存储器314保持数据的时刻，并在保持数据的时刻处被设定成高电平。具体地，当计数值out_cnt变成预定值(例如，“5”)时，存储器控制部327将存储器控制信号V1设定成低电平，否则在其他的情况下，将存储器控制信号V1设定成高电平。存储器314将存储器控制信号V1保持为标记f1。
图4是图示了本实施例中的输入侧缓冲器330的构造示例的框图。输入侧缓冲器330包括寄存器331、332、333、334和335。
寄存器331以与时钟信号ck_a1同步的方式保持从ADC 310提供的数字数据D1。寄存器331将保持的数字数据D1提供至寄存器332和335。寄存器332以与时钟信号ck_a1同步的方式保持从寄存器331提供的数字数据D1。寄存器332将保持的数字数据D1提供至寄存器333和335。
寄存器333以与时钟信号ck_a1同步的方式保持从寄存器332提供的数字数据D1。寄存器333将保持的数字数据D1提供至寄存器334和335。寄存器334以与时钟信号ck_a1同步的方式保持从寄存器333提供的数字数据D1。寄存器334将保持的数字数据D1提供至寄存器335。
当将输入侧设定信号in_set提供至寄存器335时，寄存器335保持从ADC 310提供的数字数据D1和从寄存器331～334提供的四条数字数据D1。寄存器335将由寄存器335保持的五条数字数据D1作为堆栈数据D1_stack提供至输出侧缓冲器325。
输出侧缓冲器控制部
图5是图示了本实施例中的输出侧缓冲器控制部340构造示例的框图。输出侧缓冲器控制部340包括触发器341和342及输出侧设定信号生成部343。
触发器341以与时钟信号ck_b同步的方式保持触发信号in_togl。触发器341将保持的触发信号in_togl作为触发信号in_togl_1提供至触发器342和输出侧设定信号生成部343。
触发器342以与时钟信号ck_b同步的方式保持触发信号in_togl_1。触发器342将保持的触发信号in_togl_1作为触发信号in_togl_2提供至输出侧设定信号生成部343。
输出侧设定信号生成部343基于触发信号in_togl_1和触发信号in_togl_2来生成输出侧设定信号out_set。具体地，当触发信号in_togl_1和触发信号in_togl_2中一者处于高电平时，输出侧设定信号生成部343断言(assert)输出侧设定信号out_set。另一方面，当触发信号in_togl_1和触发信号in_togl_2均处于高电平或低电平时，输出侧设定信号生成部343否定(negate)输出侧设定信号out_set。输出侧设定信号生成部343将输出侧设定信号out_set提供至输出侧缓冲器325。
图6图示了本实施例中的输入侧设定信号生成部343的操作的示例。当触发信号in_togl_1和触发信号in_togl_2中一者处于高电平时，输出侧设定信号生成部343断言输出侧设定信号out_set。另一方面，当触发信号in_togl_1和触发信号in_togl_2均处于高电平或低电平时，输出侧设定信号生成部343否定输出侧设定信号out_set。
图7图示了本实施例中的输出侧计数器324的操作的示例。当输出侧设定信号out_set处于低电平且时钟信号ck_b处于高电平时，输出侧计数器324从初始值(例如，“0”)开始对数字值进行向上计数。当所计数的值是预定值(例如，“5”)时，保持该值。而且，当输出侧设定信号out_set和时钟信号ck_b均变成高电平时，输出侧接触区324将所计数的值设定为初始值。
同步部和分割部的构造示例
图8是图示了本实施例中的用于中频信号的同步部350和分割部360的构造示例的框图。同步部350包括输入侧计数器351、输入侧缓冲器控制部352、输入侧缓冲器353、触发电路354、输出侧缓冲器控制部355和输出侧缓冲器356。
除了输入侧计数器351从0～3而不是从0～4对数字值进行计数之外，输入侧计数器351的构造与输入侧计数器321的构造类似。
输入侧缓冲器控制部352、触发电路354和输出侧缓冲器控制部355的构造分别与输入侧缓冲器控制部322、触发电路323和输出侧缓冲器控制部340的构造类似。
除了寄存器的级数是4之外，输入侧缓冲器353的构造与输入侧缓冲器330的构造类似。输入侧缓冲器353将四条数字数据D3作为堆栈数据D3_stack提供至输出侧缓冲器356。
输出侧缓冲器356的构造与输出侧缓冲器325的构造类似。然而，输出侧缓冲器356将堆栈数据D3_stack保持为由四条数字数据D3'构成的堆栈数据D3'_stack。堆栈数据D3'_stack被分割成将被读取的十二条数字数据d3。
分割部360包括输出侧计数器360、选择器362、标记生成部363和存储器控制部364。
除了输出侧计数器361从0～12而不是从0～5对数字值进行计数之外，输出侧计数器361的构造与输出侧计数器324的构造类似。
选择器362基于计数值out_cnt来选择堆栈数据D3'_stack中的任一条数字数据d3，并将选择的数字数据d3提供至存储器316。具体地，当计数值out_cnt为“j”时，选择器362从十二条数字数据d3中选择第j条数字数据d3。应当注意的是，当计数值out_cnt为“12”时，选择器362选择第十一条数字数据d3。
标记生成部363基于计数值out_cnt来生成标记f3。具体地，当计数值out_cnt是0、3、6和9中的任一个时，标记生成部363生成被设定成高电平的标记f3。另一方面，当计数值out_cnt不是0、3、6和9中的任一个时，标记生成部363生成被设定成低电平的标记f3。
存储器控制部364的构造与存储器控制部327的构造的区别在于，当计数值out_cnt变成12时，存储器控制部364将存储器控制信号V3设定成低电平，且存储器控制部364不将存储器控制信号V3作为标记来提供。
图9是图示了本实施例中的用于音频信号的同步部370和分割部380的构造示例的框图。
同步部370包括解码器371、延迟部372、移位寄存器373和设定控制部374。此外，分割部380包括报头附加控制部381、数据输出控制部382、报头附加部383和存储器控制部384。
解码器371解码数字数据D4。解码器371可例如基于位时钟来获得每位的数字数据D4并根据预定的编解码器来解码所获得的位的数据。图9没有示出位时钟。解码器371以与时钟信号ck_a4同步的方式将所解码的数字数据D4提供至移位寄存器373。而且，在每次解码器371解码数字数据D4时，解码器371生成起始信号in_start并将其提供至延迟部372。起始信号in_start用于表明有效的数字数据D4的传输时刻。
在此示例中，数字数据D4可例如是仅来自L(左)信道和R(右)信道中一个信道的数据。然而，解码器371可从L信道和R信道这两个信道获得作为数字数据D4的数据。在此情况下，解码器371还接收用于表明所获得的数据是L信道数据还是R信道数据的LR时钟。
延迟部372以与时钟信号ck_a4同步的方式使起始信号in_start延迟某个时段。延迟部372将所延迟的起始信号in_start作为起始信号in_start_dly提供至设定控制部374。
设定控制部374控制移位寄存器373并使移位寄存器373保持数据。以与时钟信号ck_b同步的方式，设定控制部374检测起始信号in_start_dly的上升沿并生成输出侧设定信号out_set。例如，如同图5所例示的输出侧缓冲器控制部340，设定控制部374包括两级触发器以及逻辑电路。第一级触发器以与时钟信号ck_b同步的方式保持起始信号in_start_dly并输出所保持的信号作为起始信号in_start_dly_1。第二级触发器以与时钟信号ck_b同步的方式保持起始信号in_start_dly_1并输出所保持的信号作为起始信号in_start_dly_2。当起始信号in_start_dly_1处于高电平且起始信号in_start_dly_2处于低电平时(当检测上升沿时)，设定控制部374中的逻辑电路断言输出侧设定信号out_set。否则逻辑电路否定输出侧设定信号out_set。设定控制部374将输出侧设定信号out_set提供至移位寄存器373和报头附加控制部381。输出侧设定信号out_set用于指示移位寄存器373保持数字数据D4的时刻。
报头附加控制部381控制报头附加部383。当提供输出侧设定信号out_set时，报头附加控制部381生成报头附加控制信号out_hd并将生成的报头附加控制信号out_hd提供至数字数据控制部382、报头附加部383和存储器控制部384。报头附加控制信号out_hd用于指示附加报头HD的时刻。
数据输出控制部382控制移位寄存器373的输出操作。在提供报头附加控制信号out_hd之后，数据输出控制部382生成移位控制信号out_shift并将生成的移位控制信号out_shift提供至移位寄存器373和存储器控制部374。移位控制信号out_shift用于指示将数字数据d4输出到移位寄存器373。
移位寄存器373保持数字数据D4，并顺序地输出所保持的数字数据D4的各个位(即，各条的数字数据d4)。移位寄存器373包括至少n级触发器。在此示例中，“n”是数字数据D4的数据大小的值。当提供输出侧设定信号out_set时，移位寄存器373将从解码器371提供的数字数据D4保持为数字数据D4'。此外，当提供移位控制信号out_shift时，移位寄存器373以与时钟信号ck_b同步的方式使数字数据D4'中的数字数据d4移位。此外，移位寄存器373顺序地将各条数字数据d4从n级触发器提供至报头附加部383。
报头附加部383生成报头HD并将生成的报头HD附加到数字数据D4'。当提供报头附加控制信号out_hd时，报头附加部383生成报头HD，并以与时钟信号ck_b同步的方式将生成的报头HD的各个位hd顺序地提供至存储器317。而且，在传输报头HD之后，报头附加部383顺序地将从移位寄存器373提供的各条数字数据d4提供至存储器317。
存储器控制部384控制存储器317。存储器控制部384基于报头附加控制信号out_hd和移位控制信号out_shift来生成存储器控制信号V4，并将生成的存储器控制信号V4提供至存储器314。存储器控制信号V4用于指示存储器317保持数据的时刻，并在保持数据的时刻处被设定成高电平。具体地，当报头附加控制信号out_hd或移位控制信号out_shift被提供至存储器控制部384时，存储器控制部384将存储器控制信号V4设定成高电平，且当报头附加控制信号out_hd和移位控制信号out_shift都未被提供至存储器控制部384时，存储器控制部384将存储器控制信号V4设定成低电平。
图10图示了本实施例中的移位寄存器373的操作的示例。当输出侧设定信号out_set处于高电平时，移位寄存器373保持数字数据D4'。而且，当移位控制信号out_shift处于高电平时，移位寄存器373以与时钟信号ck_b同步的方式顺序地输出数字数据D4'的各个位(即，各条数字数据d4)。在此示例中，假定输出侧设定信号out_set和移位控制信号out_shift不都被设定成高电平。
图11图示了本实施例中的视频流生成部390的示例。视频流生成部390包括时序信号生成部391和像素数据生成部392。
时序信号生成部391生成垂直同步信号Vsync、水平同步信号Hsync和数据使能信号DE。时序信号生成部391以与时钟信号ck_b同步的方式按照HDMI定义的时序生成垂直同步信号Vsync、水平同步信号Hsync和数据使能信号DE。时序信号生成部391将生成的垂直同步信号Vsync、水平同步信号Hsync和数据使能信号DE提供至HDMI传输部318。而且，时序信号生成部391将数据使能信号DE作为用于控制存储器314～317的信号提供至存储器314～317。例如，时序信号生成部391将处于高电平的数据使能信号DE作为用于指示输出所保持的数据的信号提供至存储器314～317。
像素数据生成部392生成像素数据P_data。像素数据生成部392以与时钟信号ck_b同步的方式从存储器314～317读取数据。像素数据生成部392生成像素数据P_data，并将生成的像素数据P_data提供至HDMI传输部318，像素数据P_data具有用于保持所读取的数据的预定区域。
图12图示了本实施例中的经同步的数据的示例。时钟信号ck_a1满足表达式1，且其时钟频率大约与时钟信号ck_b的时钟频率相同。因此，每当时钟信号ck_b上升时，从同步部320输出以与时钟信号ck_a1同步的方式生成的数字数据D1作为数字数据D1'。这同样适用于数字数据D2。
时钟信号ck_a3满足表达式2，且其时钟频率大约为时钟信号ck_b的时钟频率的1/4。因此，按照时钟信号ck_b的每4个时钟的频次，从同步部350输出以与时钟信号ck_a3同步的方式生成的数字数据D3作为数字数据D3'。
时钟信号ck_a4满足表达式3，且其时钟频率大约为时钟信号ck_b的时钟频率的1/192。因此，按照时钟信号ck_b的每约192个时钟的频次，从同步部370输出以与时钟信号ck_a4同步的方式生成的数字数据D4作为数字数据D4'。
这里假定了数字数据D1'、D2'、D3'和D4'的每个数据大小可例如分别为12位、10位、12位和22位的示例。在此情况下，在同时输出上述数据的时刻处，被传输的数据的总大小为56位。因此，被传输的数据不能被存储在具有由HDMI定义的大小的像素数据中。因此，需要对具有相对低的速度的数字数据D3'和数字数据D4'进行分割。
图13是图示了本实施例中的同步部320的操作的示例的时序图。
ADC 310以与时钟信号ck_a1同步的方式生成数字数据D1。输入侧计数器321以与时钟信号ck_a1同步的方式从0～4对计数值in_cnt进行计数。当计数值in_cnt变成“4”时，输入侧缓冲器控制部322生成输入侧设定信号in_set。当生成输入侧设定信号in_set时，输入侧缓冲器330将五条数字数据D1保持为堆栈数据D1_stack。在每次生成输入侧设定信号in_set时，触发电路323使触发信号in_togl的值反转。
触发器341以与时钟信号ck_b同步的方式保持触发信号in_togl，并提供所保持的触发信号in_togl作为触发信号in_togl_1。触发器342以与时钟信号ck_b同步的方式保持触发信号in_togl_1，并提供所保持的触发信号in_togl_1作为触发信号in_togl_2。当触发信号in_togl_1和触发信号in_togl_2中一者处于高电平时，输出侧设定信号生成部343断言输出侧设定信号out_set。
当断言输出侧设定信号out_set时，输入侧缓冲器325将堆栈数据D1_stack保持为由五条数字数据D1'构成的堆栈数据D1'_stack。因此。数字数据D1被转移到时钟信号ck_b上。
输出侧计数器324以与时钟信号ck_b同步的方式从初始值(例如，“0”)开始对计数值out_cnt进行向上计数。应当注意的是，当计数值out_cnt“5”时，保持该值。当提供输出侧设定信号out_set时，输出侧计数器324将计数值out_cnt设定为初始值。
选择器326基于计数值out_cnt来选择堆栈数据D1'_stack中的任一条数字数据D1'。应当注意的是，当计数值out_cnt为“5”时，选择器326选择第四条数字数据D1'。
当计数值out_cnt变成预定值(例如，“5”)时，存储器控制部327将存储器控制信号V1设定成低电平，否则将存储器控制信号V1设定成高电平。存储器控制信号V1由存储器314保持以作为标记f1。
图14是图示了本实施例中的同步部350和分割部360的操作的示例的时序图。
ADC 312以与时钟信号ck_a3同步的方式生成数字数据D3。输入侧计数器351以与时钟信号ck_a3同步的方式从0～3对计数值in_cnt进行计数。当计数值in_cnt变成“3”时，输入侧缓冲器控制部352生成输入侧设定信号in_set。当生成输入侧设定信号in_set时，输入侧缓冲器353将四条数字数据D3保持为堆栈数据D3_stack。每当生成输入侧设定信号in_set时，触发电路354使触发信号in_togl的值反转。
输出侧缓冲器控制部355以与时钟信号ck_b同步的方式保持触发信号in_togl，并提供所保持的触发信号in_togl作为触发信号in_togl_1。输出侧缓冲器控制部355以与时钟信号ck_b同步的方式保持触发信号in_togl_1，并提供所保持的触发信号in_togl_1作为触发信号in_togl_2。当触发信号in_togl_1和触发信号in_togl_2中一者处于高电平时，输出侧缓冲器控制部355断言输出侧设定信号out_set。
当断言输出侧设定信号out_set时，输入侧缓冲器356将堆栈数据D3_stack保持为由四条数字数据D3'构成的堆栈数据D3'_stack。因此。数字数据D3被转移到时钟信号ck_b上。堆栈数据D3'_stack被分割成将被读取的12条数字数据d3。
输出侧计数器361以与时钟信号ck_b同步的方式从初始值(例如，“0”)开始对计数值out_cnt进行向上计数。应当注意的是，当计数值out_cnt为“12”时，保持该值。当提供输出侧设定信号out_set时，输出侧计数器361将计数值out_cnt设定为初始值。
选择器362基于计数值out_cnt来选择堆栈数据D1'_stack中的任一条数字数据d3。应当注意的是，当计数值out_cnt为“12”时，选择器362选择第十一条数字数据d3。
当计数值out_cnt是0、3、6和9中的任一者时，标记生成部363生成被设定成高电平的标记f3。当计数值out_cnt变成预定值(例如，“12”)时，存储器控制部364将存储器控制信号V3设定成低电平，否则将存储器控制信号V3设定成高电平。
图15是图示了本实施例中的同步部370和分割部380的操作的示例的时序图。
ADC 313以与时钟信号ck_a4同步的方式生成数字数据D4。每当解码数字数据D4时，解码器371生成起始信号in_start。延迟部372生成起始信号in_start_dly，起始信号in_start_dly是通过使起始信号in_start延迟某一时段而获得的。当生成起始信号in_start_dly时，设定控制部374生成输出侧设定信号out_set。
当生成输出侧信号out_set时，报头附加控制部381生成报头附加控制信号out_hd。在提供报头附加控制信号out_hd之后，数据输出控制部382生成移位控制信号out_shift。
当生成输出侧设定信号out_set时，移位寄存器373将数字数据D4保持为数字数据D4'。当提供移位控制信号out_shift时，移位寄存器373以与时钟信号ck_b同步的方式使数字数据D4'移位，并顺序地从n级触发器输出各条数字数据d4。应当注意的是，图15没有示出移位寄存器373的操作。
当提供报头附加控制信号out_hd时，报头附加部383生成报头HD，并以与时钟信号ck_b同步的方式顺序地将报头HD的位hd提供至存储器317。在传输报头HD之后，报头附加部383以与时钟信号ck_b同步的方式顺序地将从移位寄存器373提供的各条数字数据d4提供至存储器317。
当提供报头附加控制信号out_hd或移位控制信号out_shift时，存储器控制部384将存储器控制信号V4设定成高电平，且当既没有提供报头附加控制信号out_hd也没有提供移位控制信号out_shift时，存储器控制部384将存储器控制信号V4设定成低电平。
图16图示了本实施例中的像素数据P_data的数据构造的示例。视频流生成部390生成具有预定区域的像素数据P_data，在该预定的区域中存储有位hd和数字数据d4中的一者、数字数据D1'、D2'和d3、以及标记f1、f2和f3。
例如，可将12位的数字数据D1'存储器在30位的像素数据P_data中的从第一位至第十二位的区域中。可将标记f1存储在第十三位中。可将10位的数字数据D2'存储在从第十四位至第二十三位的区域中，且可将标记f2存储在第二十四位中。可将通过将数字数据D3'分割成三条而获得的4位的数字数据d3存储在从第二十五位至第二十八位的区域中。可将标记f3存储在第二十九位中，且可将报头HD的位hd或数字数据D4的数字数据d4存储在第三十位中。在此示例中，当从存储器317既没有读取位hd也没有读取数字数据d4时，可将无效的位(例如，“0”的位)存储在第三十位中。
图17是图示了本实施例中的同步信号和数据使能信号的生成时序的示例的时序图。视频流生成部390在沿垂直方向扫描图像数据时的时刻处生成垂直同步信号Vsync。视频流生成部390在沿水平方向扫描图像数据时的时刻处生成水平同步信号Hsync。视频流生成部390在用于传输无效的像素数据P_data的时段内生成被设定成高电平的数据使能信号DE。
图18图示了本实施例中的图像数据的数据构造的示例。在图18中，空白区域是用于存储无效数据的区域。图像数据由多个水平线路构成，且每个水平线路由多条像素数据构成。数字数据D1'、D2'和d3及标记f1、f2和f3被存储在各个像素数据的第一至第二十九位中。而且，报头HD的位hd或数字数据d4被存储在像素数据的第三十位中。
接收部的构造示例
图19是图示了本实施例中的接收部500的构造示例的框图。接收部500包括HDMI接收部510、视频流解调部520、恢复部530和540、以及存储器550～553。
HDMI接收部510根据HDMI标准从源设备100接收视频流。HDMI接收部510将所接收的视频流提供至视频流解调部520。HDMI接收部510生成时钟信号ck_c，并将所生成的时钟信号ck_c提供至恢复部530和540，时钟信号ck_c的频率与时钟信号ck_b的频率相同。
视频流解调部520从视频流中分离(换句话说，解调)像素数据。视频流解调部520基于视频流中的同步信号(即，垂直同步信号Vsync和水平同步信号Hsync)和数据使能信号DE从视频流中分离像素数据P_data。
视频流解调部520从像素数据P_data中获取数字数据D1'和标记f1，并使用标记f1来控制存储器550以使存储器550保持数字数据D1'。视频流解调部520从像素数据P_data中获取数字数据D2'和标记f2，并使用标记f2来控制存储器550以使存储器550保持数字数据D2'。视频流解调部520从像素数据P_data中获取数字数据d3和标记f3，并将获取的数字数据d3和获取的标记f3提供至恢复部530。而且，视频流解调部520从像素数据P_data中获取位hd或数字数据d4，并将获取的位hd或获取的数字数据d4提供至恢复部540。
应当注意的是，HDMI接收部510和视频流解调部520是本发明的一个实施例的“数据接收部”的特定的但非限制性的示例。
恢复部530基于标记f3从多条数字数据d3中恢复数字数据D3。具体地，恢复部530将从在接收到具有“1”的值的标记f3时开始被顺序接收的预定条数(例如，“3”)的数字数据d3进行合成，并由此恢复数字数据D3'。恢复部530使用存储器控制信号V3来控制存储器552，并使存储器552保持数字数据D3'。
恢复部540基于报头HD从多条数字数据d4中恢复数字数据D4。具体地，恢复部540对从接收到预定数目(例如，“22”)的位hd的报头HD时开始被顺序接收的预定条数(例如，“22”)的数字数据d4进行合成，并因而恢复数字数据D4'。恢复部540使用存储器控制信号V4来控制存储器553，并使存储器553保持数字数据D4'。
存储器550根据视频流解调部520的控制来保持数字数据D1'。存储器551根据视频流解调部520的控制来保持数字数据D2'。存储器552根据视频流解调部520的控制来保持数字数据D3'。存储器553根据视频流解调部520的控制来保持数字数据D4'。
将由存储器550和551分别保持的数字数据D1'和D2'提供至数字集成电路610。将由存储器552保持的数字数据D3'提供至数字集成电路620。将由存储器553保持的数字数据D4'提供至数字集成电路630。
恢复部的构造示例
图20是本实施例中的用于恢复中频信号的恢复部530的构造示例的框图。恢复部530包括接收器侧缓冲器531和标记检测部533。
接收器侧缓冲器531保持多条数字数据d3。接收器侧缓冲器531包括至少m级寄存器532。在此示例中，“m”是数字数据D3'被分割成的条数，并可例如为“3”。
寄存器532以与时钟信号ck_c(其频率与时钟信号ck_b的时钟频率相同)同步的方式保持数字数据d3。从第1级至第(m-1)级的寄存器532将所保持的数字数据d3提供至后级的寄存器532以及存储器552。第m级寄存器532将所保持的数字数据d3提供至寄存器552。
标记检测部533检测标记f3。标记检测部533包括至少(m+1)级触发器534。
触发器534以与时钟信号ck_c同步的方式保持标记f3。从第1级至第m级的触发器534将所保持的标记f3提供至后级的触发器534。第(m+1)级触发器534将标记f3作为存储器控制信号V3提供至存储器552。
存储器552从第m级寄存器532读取m条数字数据d3并当存储器控制信号V3处于高电平时将由读取的m条数字数据d3构成的数据保持为数字数据D3。因此，数字数据D3得到恢复。
图21是图示了本实施例中的用于恢复音频信号的恢复部540的构造示例的框图。恢复部540包括前级移位寄存器541、后级移位寄存器543和报头检测部545。
前级移位寄存器541以与时钟信号ck_c同步的方式保持数字数据D4和报头HD。前级移位寄存器541包括至少n级触发器542。在此示例中，“n”是数字数据D4和报头HD的数据大小的值，并可例如为“22”。
触发器542以与时钟信号ck_c同步的方式保持报头HD的位hd或数字数据d4。第1级至第(n-1)级的触发器542将所保持的数据提供至后级的触发器542以及存储器553。第n级触发器542将所保持的数据提供至后级移位寄存器543和存储器553。
后级移位寄存器543以与时钟信号ck_c同步的方式保持报头HD。后级移位寄存器543包括至少n级触发器544。
触发器544以与时钟信号ck_c同步的方式保持报头HD的位hd。第1级至第(n-1)级的触发器544将所保持的数据提供至后级的触发器544以及报头检测部545。而且，第n级中的触发器544将所保持的数据提供至报头检测部545。
报头检测部545检测报头HD。报头检测部545确定由后级移位寄存器543保持的数据是否对应于报头HD。当数据是报头HD时，报头检测部545通过使用存储器控制信号V4来控制存储器553，并使存储器553将前级移位寄存器541中的n位的数据保持为数字数据D4。因此，数字数据D4得到恢复。
源设备的操作示例
图22是图示了本实施例中的源设备100的操作的示例的流程图。源设备100通过使用不同的采样频率对各个多条模拟数据执行A/D变换，并因此生成多条数字数据(步骤S911)。源设备100将多条数字数据转移到时钟信号ck_b上，并使多条数字数据同步(步骤S912)。源设备100将低速数据(诸如音频信号和中频信号等)分割成多条数据(步骤S913)，并将标记或报头附加到各个被分割成条的数据(步骤S914)。源设备100生成像素数据，并将数字数据和标记等存储在像素数据中(步骤S915)。源设备100通过一根HDMI线缆传输像素数据(步骤S916)。
终端设备的操作示例
图23是图示了本实施例中的终端设备400的操作的示例的流程图。终端设备400通过一根HDMI线缆来接收像素数据(步骤S921)。终端设备400从像素数据中的被分割成条的像素数据来恢复被分割之前的像素数据(步骤S922)。终端设备400再现或记录数字数据(步骤S923)。
以这类方式，根据上述实施例，源设备100分割低速数据(诸如D3等)并将被分割成条的低速数据与高速数据一起存储在具有预定数据大小的数据中，以传输该数据。因此，能够经由一条线缆传输具有不同速度的多条数据。因此，在源设备100和终端设备400中，能够减少用于传输和接收数据的接线端子的数目。接线端子的数目的减小降低了设备的费用，并还使设备的尺寸能够变得更小。
2.变形例
在上述实施例中，根据HDMI标准来传输数据。然而，可根据除了HDMI之外的标准来传输数据。例如，可根据PCIE(PCI-Express)的标准来传输数据。变形例中的传输部300与上述实施例中的传输部的区别在于根据PCIE标准来传输数据。
应当注意的是，上述实施例仅仅是用于实施本发明的示例。实施例中的上述部件对应于权利要求中的各个元件。以类似的方式，权利要求中的元件对应于本发明的上述实施例中的具有相同名称的各个部件。然而，本发明不限于上述实施例，并可以是在不偏离它的主旨的情况下通过对上述实施例进行各种修改来实施的。
此外，在上述实施例中说明的处理过程可被视为是包括系列过程的方法，或可被视为用于使计算机能够执行系列过程的程序或用于存储该程序的记录介质。这类记录介质的示例可包括CD(压缩光盘)、MD(小型磁盘)、DVD(数字多功能光盘)、存储卡和蓝光光盘(注册商标)。
从本发明的上述示例实施例和变形例中可获得下列构造。
(1)一种源设备，其包括：
低速数据提供部，所述低速数据提供部用于提供低速数据，所述低速数据是以与具有不同频率的多个时钟信号之中的低时钟信号同步的方式生成的数据，所述低时钟信号的频率低于预定值；
高速数据提供部，所述高速数据提供部用于提供高速数据，所述高速数据是以与所述多个时钟信号之中的高时钟信号同步的方式生成的数据，所述高时钟信号的频率高于所述低时钟信号的频率；
分割部，所述分割部用于将所述低速数据分割成预定条数的数据，所述预定条数与所述高时钟信号的频率相对于所述低时钟信号的频率的比值相对应；及
数据传输部，所述数据传输部用于将所述高速数据和被分割成条的所述低速数据存储在具有预定数据大小的数据中，并传输所存储的数据。
(2)如(1)所述的源设备，还包括：
保持部，所述保持部用于以与所述高时钟信号同步的方式将所提供的所述低速数据保持为所述预定条数的数据，
其中，所述分割部以与所述高时钟信号同步的方式顺序地从所述保持部读取各个所述预定条数的数据，并提供所读取的所述预定条数的数据作为被分割成条的所述低速数据。
(3)如(2)所述的源设备，其中，所述分割部包括：
计数器，所述计数器用于以所述高时钟信号同步的方式对计数值进行计数；及
选择器，所述选择器用于基于所述计数值顺序地选择各个所述预定条数的数据，并读取所选择的各个所述预定条数的数据。
(4)如(2)或(3)所述的源设备，其中，
所述保持部包括移位寄存器，所述移位寄存器用于保持所述低速数据，并根据所述分割部的控制来移位和顺序地输出所保持的所述低速数据的各个位，且
所述分割部以与所述高时钟信号同步的方式顺序地提供从所述移位寄存器输出的所述低速数据的各个位作为被分割成条的所述低速数据。
(5)如(1)～(4)中的任一项所述的源设备，其中
所述高速数据包括图像数据，且
所述低速数据包括音频数据。。
(6)如(1)～(5)中的任一项所述的源设备，其中
所述高速数据包括没有受到压缩的未压缩数据，且
所述低速数据包括受到压缩的压缩数据，所述压缩数据的数据大小小于所述未压缩数据的数据大小。。
(7)如(1)～(6)中的任一项所述的源设备，其中，所述低速数据提供部以与所述低时钟信号同步的方式提供数字数据作为所述低速数据，所述数字数据是从预定的模拟数据转换的。
(8)如(1)～(7)中的任一项所述的源设备，其中，所述高速数据提供部以与所述高时钟信号同步的方式提供数字数据作为所述高速数据，所述数字数据是从预定的模拟数据转换的。
(9)一种通信系统，所述通信系统包括：
低速数据提供部，所述低速数据提供部用于提供低速数据，所述低速数据是以与具有不同频率的多个时钟信号之中的低时钟信号同步的方式生成的数据，所述低时钟信号的频率低于预定值；
高速数据提供部，所述高速数据提供部用于提供高速数据，所述高速数据是以与所述多个时钟信号之中的高时钟信号同步的方式生成的数据，所述高时钟信号的频率高于所述低时钟信号的频率；
分割部，所述分割部用于将所述低速数据分割成预定条数的数据，所述预定条数与所述高时钟信号的频率相对于所述低时钟信号的频率的比值相对应；
数据传输部，所述数据传输部用于将所述高速数据和被分割成条的所述低速数据存储在具有预定数据大小的数据中，并传输所存储的数据；
数据接收部，所述数据接收部用于接收所传输的所述具有预定数据大小的数据；及
恢复部，所述恢复部用于从所接收的所述具有预定数据大小的数据中的被分割成条的所述低速数据来恢复被分割之前的所述低速数据。
(10)如(9)所述的通信系统，其中
所述分割部生成用于表示被分割成条的所述低速数据是否是在所述低时钟信号的时钟周期中被首先传输的数据的标记，
所述数据传输部还将所述标记存储在所述具有预定数据大小的数据中，且
所述恢复部可从所述预定数目的被分割成条的所述低速数据来恢复被分割之前的所述低速数据，被分割成条的所述低速数据是在接收用于表示被分割成条的所述低速数据是否是在所述低时钟信号的时钟周期中被首先传输的数据的所述标记时被顺序地接收的。
(11)如(9)或(10)所述的通信系统，其中
所述分割部在生成报头信息、分割所述报头信息并将被分割成条的所述报头信息提供至所述数据传输部之后开始分割所述低速数据，所述报头信息用于表示开始传输所述低速数据的时刻，
所述数据传输部在将被分割成条的所述报头信息存储到所述具有预定数据大小的数据中并传输所存储的数据之后开始传输所述具有预定数据大小的数据，在所述具有预定数据大小的数据中存储有被分割成条的所述低速数据，且
所述恢复部在恢复所述报头信息之后开始恢复所述低速数据。
(12)一种控制源设备的方法，所述方法包括：
通过低速数据提供部来提供低速数据，所述低速数据是以与具有不同频率的多个时钟信号之中的低时钟信号同步的方式生成的数据，所述低时钟信号的频率低于预定值；
通过高速数据提供部来提供高速数据，所述高速数据是以与所述多个时钟信号之中的高时钟信号同步的方式生成的数据，所述高时钟信号的频率高于所述低时钟信号的频率；
通过分割部将所述低速数据分割成预定条数的数据，所述预定条数与所述高时钟信号的频率相对于所述低时钟信号的频率的比值相对应；以及
通过数据传输部将所述高速数据和被分割成条的所述低速数据存储在具有预定数据大小的数据中，并通过所述数据传输部传输所存储的数据。
本领域技术人员应当理解，依据设计要求和其他因素，可以在本发明所附的权利要求或其等同物的范围内，进行不同的修改、合成、次合成及改变。
本申请要求2013年1月18日提交的日本优先权专利申请JP2013-007027的权益，在此将该日本优先权申请的全部内容以引用的方式并入本文。

Claims (14)

1.一种用于从源设备(100)接收信号的设备(400)，其包括：
接收部(500)，用于接收从所述源设备传输的数据；
数字集成电路(610，620和630)；
线缆(309)，用于使所述接收部从所述源设备接收数字信号(D1～D4)；
其中，所述接收部分离所述数字信号，并且通过信号线(506，507)将被分离的数字数据提供至所述数字集成电路，
其中，所述源设备包括：
低速数据提供部，所述低速数据提供部用于提供低速数据，所述低速数据是以与具有不同频率的多个时钟信号之中的低时钟信号同步的方式生成的数据；
高速数据提供部，所述高速数据提供部用于提供高速数据，所述高速数据是以与所述多个时钟信号之中的高时钟信号同步的方式生成的数据，所述高时钟信号的频率高于所述低时钟信号的频率；
分割部，所述分割部用于将所述低速数据分割成预定条数的数据，所述预定条数与所述高时钟信号的频率相对于所述低时钟信号的频率的比值相对应；及
数据传输部，所述数据传输部用于将所述高速数据和被分割成条的所述低速数据存储在具有预定数据大小的数据中，并传输所存储的数据。
2.如权利要求1所述的设备，其中，所述数字集成电路中的一个数字集成电路将所述被分离的数字数据中的一部分记录在记录介质或存储设备中。
3.如权利要求2所述的设备，其中，所述数字集成电路中的所述一个数字集成电路将所述被分离的数字数据的所述一部分转换成模拟亮度信号和模拟色差信号，并且再现所述模拟亮度信号和所述模拟色差信号。
4.如权利要求3所述的设备，其中，所述数字集成电路中的另一个数字集成电路处理所述被分离的数字数据的另一部分，将所述被分离的数字数据的所述另一部分记录在所述记录介质或所述存储设备中。
5.如权利要求4所述的设备，其中，所述数字集成电路中的所述另一个数字集成电路将所述被分离的数字数据的所述另一部分转换成模拟图像数据和模拟音频数据，并且再现所述模拟图像数据和所述模拟图像数据。
6.如权利要求2或3所述的设备，其中，所述数字集成电路中的另外的数字集成电路处理所述被分离的数字数据的另外的部分，将所述另外的部分记录在所述记录介质或所述存储设备中。
7.如权利要求6所述的设备，其中，所述数字集成电路中的所述另外的数字集成电路将所述被分离的数字数据的所述另外的部分转换成模拟音频信号，并且再现所述模拟音频信号。
8.如权利要求2所述的设备，其中，所述数字集成电路中的另一数字集成电路将所述被分离的数字数据的所述一部分转换成模拟图像数据，并且再现所述模拟图像数据。
9.一种设备(400)，包括：
数据接收部，用于接收从源设备传输的具有预定数据大小的数据；及
恢复部，用于从所接收的所述具有预定数据大小的数据中的被分割成条的低速数据来恢复被分割之前的所述低速数据，
其中，所述设备用于当所述源设备包括如下部分时接收所述数据：
分割部，其中所述分割部生成标记，所述标记用于表示被分割成条的所述低速数据是否是在低时钟信号的时钟周期中被首先传输的数据，
数据传输部，其中所述数据传输部将所述标记存储在所述具有预定数据大小的数据中，且
其中，所述恢复部从预定条数的被分割成条的所述低速数据来恢复被分割之前的所述低速数据，所述预定条数的被分割成条的所述低速数据是从接收到如下的所述标记时开始被顺序接收的，所述标记表示被分割成条的所述低速数据是在所述低时钟信号的时钟周期中被首先传输的数据。
10.一种设备，包括：
数据接收部，用于接收从源设备传输的具有预定数据大小的数据；及
恢复部，用于从所接收的所述具有预定数据大小的数据中的被分割成条的低速数据来恢复被分割之前的所述低速数据，
其中，所述设备用于当所述源设备包括如下部分时接收所述数据：
分割部，其中所述分割部在生成报头信息、分割所述报头信息并将被分割成条的所述报头信息提供至数据传输部之后开始分割所述低速数据，所述报头信息用于表示开始传输所述低速数据的时刻，以及
所述数据传输部，其中所述数据传输部在将被分割成条的所述报头信息存储到所述具有预定数据大小的数据中并传输所存储的数据之后开始传输所述具有预定数据大小的数据，在所述具有预定数据大小的数据中存储有被分割成条的所述低速数据，且
所述恢复部在恢复所述报头信息之后开始恢复所述低速数据。
11.一种接收设备，包括：
接收部，用于从源设备接收视频流并且将所接收的所述视频流提供至视频流解调部；
所述视频流解调部，用于从所述视频流中分离像素数据、从所述像素数据生成第一数字数据和第一标记数据，并且从所述像素数据生成位报头数据或第二数字数据；以及
恢复部，用于对从接收到一定位数的所述报头数据时开始被顺序接收的一定条数的所述第二数字数据进行合成，并且恢复所述第二数字数据，
其中，所述接收设备接收用于当所述源设备包括如下部分时接收所述视频流：
分割部，其中所述分割部在生成所述报头数据、分割所述报头数据并将被分割成条的所述报头数据提供至数据传输部之后开始分割所述第二数字数据，所述报头数据用于表示开始传输所述第二数字数据的时刻，以及
所述数据传输部，其中所述数据传输部在将被分割成条的所述报头数据存储到所述像素数据中并传输所存储的像素数据之后开始传输所述像素数据，在所述像素数据中存储有被分割成条的所述第二数字数据，且
所述恢复部在恢复所述报头数据之后开始恢复所述第二数字数据。
12.如权利要求11所述的接收设备，其中，所述视频流解调部用于基于所述视频流中的同步信号和数据使能信号从所述视频流中分离所述像素数据。
13.如权利要求11所述的接收设备，其中，所述接收部被配置为包括HDMI接收部。
14.如权利要求11所述的接收设备，其中，所述恢复部用于恢复音频信号。
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