JP7027788B2 - 伝送装置、伝送方法および処理装置 - Google Patents

伝送装置、伝送方法および処理装置 Download PDF

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Description

本発明は、伝送装置、伝送方法および処理装置に関する。
従来、データパケットに基づくパリティパケットを生成し、データパケットおよびパリティパケットをパケット送信順序規則に従って順番に並べて送信する技術が知られている（たとえば、下記特許文献１参照。）。また、受信側で２つのパリティパケットを用いてデータパケットの消失訂正を行う技術が知られている（たとえば、下記特許文献２参照。）。また、複数のデータパケットをマトリクス状に配置し、マトリクスに基づいて少なくとも水平方向または垂直方向のパリティパケットを生成し、データパケットおよびパリティパケットを送信する技術が知られている（たとえば、下記特許文献３参照。）。
特開２０１６－１４３９４２号公報 特開２０１２－１１４５８８号公報 特開２００４－２７４２１４号公報
しかしながら、たとえば、ＣＥ技術を用いて汎用のパケットスイッチによりＴＤＭクロスコネクト装置を実現する場合に、パケットスイッチを１＋１等の冗長構成とすると、総スイッチ容量および総リンク帯域が大きくなり、コストや消費電力が増大する。
これに対して、パケットスイッチを１：Ｎ等の冗長構成とすることが考えられる。しかしながら、パケットスイッチを１：Ｎ等の冗長構成とすると、スイッチ故障やリンク障害の発生時に、故障スイッチや障害リンクを回避するように動的に振り分け先を切替制御することになり、サービスが一時的に中断するという問題がある。また、パケットスイッチを１：Ｎ等の冗長構成とすると、リンク上でエラーやパケット廃棄が発生した際に、信号の再送等が発生し、伝送遅延が大きくなるという問題がある。
ＣＥはＣｉｒｃｕｉｔ Ｅｍｕｌａｔｉｏｎの略である。ＣＥ技術は、ＴＤＭ回路（ＴＤＭ Ｃｉｒｃｕｉｔ）をパケット（セグメント）にエミュレートしてパケット処理する技術である。ＴＤＭはＴｉｍｅ Ｄｉｖｉｓｉｏｎ Ｍｕｌｔｉｐｌｅｘｉｎｇ（時分割多重）の略である。ＴＤＭクロスコネクト装置は、クロスコネクト処理を時分割多重で行う装置である。
１つの側面では、本発明は、伝送遅延およびサービス中断を抑制することができる伝送装置、伝送方法および処理装置を提供することを目的とする。
上述した課題を解決し、目的を達成するため、１つの実施態様では、複数の入力部から入力される各データを、Ｎ＋１個（Ｎは２以上の自然数）のスイッチを用いてそれぞれ複数の出力部のいずれかから出力する伝送方法であって、前記複数の入力部に含まれる第１入力部が、入力されるデータを所定単位の部分データに分割し、分割により得られた連続するＭ個（Ｍは２以上かつＮ以下の自然数）の部分データ毎に、前記Ｍ個の部分データと、前記Ｍ個の部分データに基づく水平パリティと、を前記Ｎ＋１個のスイッチに振り分けて送信し、前記複数の出力部に含まれる出力部が、前記第１入力部により前記Ｎ＋１個のスイッチに振り分けて送信され前記Ｎ＋１個のスイッチにより転送される前記Ｍ個の部分データおよび前記水平パリティの少なくともいずれかに基づいて、前記第１入力部へ入力された前記データを復元し、復元した前記データを出力する出力部と、を含み、Ｍ＝２ m －１（ｍは２以上の自然数）であり、前記第１入力部は、前記Ｍ個の部分データ毎に、それぞれシーケンス番号を含むヘッダを付した前記Ｍ個の部分データと、前記Ｍ個の部分データに付した各シーケンス番号の排他的論理和であるシーケンス番号を含むヘッダを付した前記水平パリティと、を前記Ｎ＋１個のスイッチに振り分けて送信することを特徴とする伝送装置、伝送方法および処理装置が提案される。
本発明の一側面によれば、伝送遅延およびサービス中断を抑制することができるという効果を奏する。
図１は、実施の形態にかかる伝送装置の一例を示す図である。 図２は、実施の形態にかかる伝送装置を適用したクロスコネクト装置の一例を示す図である。 図３は、実施の形態にかかるクロスコネクト装置におけるスイッチ故障時のセグメント復元の一例を示す図である。 図４は、実施の形態にかかるクロスコネクト装置におけるリンク障害時のセグメント復元の一例を示す図である。 図５は、実施の形態にかかるクロスコネクト装置におけるエラー発生時のセグメント復元の一例を示す図である。 図６は、実施の形態にかかるＩｎｇｒｅｓｓ側のラインカードの一例を示す図である。 図７は、実施の形態にかかるパケットスイッチの一例を示す図である。 図８は、実施の形態にかかるＥｇｒｅｓｓ側のラインカードの一例を示す図である。 図９は、実施の形態にかかるＦＩＣの一例を示す図である。 図１０は、実施の形態にかかるペーサ／セグメントリカバリ部によるペーサ処理の一例を示す図である。 図１１は、実施の形態にかかるペーサ／セグメントリカバリ部によるセグメントリカバリ処理の一例を示すフローチャートである。 図１２は、実施の形態にかかるＯＤＵセグメントの送信フォーマットの一例を示す図である。 図１３は、実施の形態にかかるＯＤＵセグメントの送信フレームのフォーマットの他の一例を示す図である。 図１４は、実施の形態にかかる水平パリティの計算の一例を示す図である。 図１５は、実施の形態にかかる各送信セグメントの一例を示す図である。 図１６は、実施の形態にかかる送信セグメントのビットエラーの一例を示す図である。 図１７は、実施の形態にかかる送信セグメントの廃棄セグメントの復旧の一例を示す図である。 図１８は、実施の形態にかかるクロスコネクト装置のハードウェア構成の一例を示す図である。
以下に図面を参照して、本発明にかかる伝送装置、伝送方法および処理装置の実施の形態を詳細に説明する。
（実施の形態）
（実施の形態にかかる伝送装置）
図１は、実施の形態にかかる伝送装置の一例を示す図である。図１に示すように、実施の形態にかかる伝送装置１００は、複数の入力部１１１，１１２，…と、Ｎ＋１個のスイッチ１２１～１２Ｎ＋１と、複数の出力部１３１，１３２，…と、を含む。Ｎは２以上の自然数である。入力部１１１，１１２，…は、たとえば２個以上の入力部である。出力部１３１，１３２，…は、たとえば２個以上の出力部である。
伝送装置１００は、たとえば、入力部１１１，１１２，…から出力される各データを、スイッチ１２１～１２Ｎ＋１を用いてそれぞれ出力部１３１，１３２，…のいずれかから出力するクロスコネクト装置である。また、伝送装置１００は、スイッチ１２１～１２Ｎ＋１を含まず、外部に設けられたスイッチ１２１～１２Ｎ＋１を用いてもよい。
図１においては、伝送装置１００が、入力部１１１から入力されるデータを、スイッチ１２１～１２Ｎ＋１を用いて出力部１３１から出力する場合について説明する。たとえば、入力部１１１は、入力されるデータを所定単位の部分データに分割する。そして、入力部１１１は、分割により得られた連続するＭ個の部分データ毎に、そのＭ個の部分データと、そのＭ個の部分データに基づく水平パリティと、をスイッチ１２１～１２Ｎ＋１に振り分けて送信する。
Ｍは２以上かつＮ以下の自然数である。たとえば、Ｎ＝３かつＭ＝３とすると、入力部１１１は、分割により得られた第１部分データ、第２部分データ、第３部分データ、…について、第１～第３部分データのＸＯＲ（排他的論理和）に基づく水平パリティを計算する。そして、入力部１１１は、第１部分データをスイッチ１２１へ送信し、第２部分データをスイッチ１２２へ送信し、第３部分データをスイッチ１２３へ送信し、第１～第３部分データに基づいて計算した水平パリティをスイッチ１２Ｎ＋１へ送信する。
同様に、入力部１１１は、第４部分データをスイッチ１２１へ送信し、第５部分データをスイッチ１２２へ送信し、第６部分データをスイッチ１２３へ送信し、第４～第６部分データに基づいて計算した水平パリティをスイッチ１２Ｎ＋１へ送信する。
すなわち、ｋ＝０，１，２，３，…とすると、入力部１１１は、第（３×ｋ＋１）部分データをスイッチ１２１へ送信し、第（３×ｋ＋２）部分データをスイッチ１２２へ送信し、第（３×ｋ＋３）部分データをスイッチ１２３へ送信する。また、入力部１１１は、第（３×ｋ＋１）部分データ、第（３×ｋ＋２）部分データおよび第（３×ｋ＋３）部分データに基づく水平パリティをスイッチ１２Ｎ＋１へ送信する。
ただし、連続するＭ個の部分データおよびそのＭ個の部分データに基づく水平パリティの振り分け方はこれに限らず、たとえば連続するＭ個の部分データ毎に振り分け方を切り替えてもよい。一例として、連続するＭ個の部分データ毎に、水平パリティが送信されるスイッチが異なるように振り分け方を切り替えてもよい。
スイッチ１２１～１２Ｎ＋１のそれぞれは、入力部１１１から送信された部分データまたは水平パリティを出力部１３１へ転送する。たとえば、入力部１１１からスイッチ１２１～１２Ｎ＋１へ送信される部分データおよび水平パリティには出力部１３１を示す宛先アドレスが付与されている。そして、スイッチ１２１～１２Ｎ＋１のそれぞれはこの宛先アドレスを参照して部分データまたは水平パリティを出力部１３１へ転送する。
出力部１３１は、入力部１１１によりスイッチ１２１～１２Ｎ＋１に振り分けて送信されスイッチ１２１～１２Ｎ＋１により転送されるＭ個の部分データおよび水平パリティのうちの少なくともＭ個の情報に基づいて、入力部１１１へ入力されたデータを復元する。たとえば、出力部１３１は、連続するＭ個の部分データを正常に受信できた場合は、そのＭ個の部分データを結合することによりデータを復元することができる。
また、出力部１３１は、連続するＭ個の部分データのうち１個の部分データを正常に受信できなかった場合は、正常に受信できたＭ－１個の部分データおよび水平パリティのＸＯＲを計算することにより、正常に受信できなかった１個の部分データを復元する。そして、出力部１３１は、復元した１個の部分データと、正常に受信できたＭ－１個の部分データと、を結合することによりデータを復元することができる。
このように、伝送装置１００によれば、入力部１１１へ入力されるデータの分割により得られた連続するＭ個の部分データ毎に、そのＭ個の部分データと、そのＭ個の部分データに基づく水平パリティと、をスイッチ１２１～１２Ｎ＋１に振り分けて送信できる。これにより、出力部１３１が、スイッチ１２１～１２Ｎ＋１により転送されるＭ個の部分データおよび水平パリティの少なくともいずれかに基づいて、入力部１１１へ入力されたデータを復元して出力することができる。
たとえば、装置内の障害やエラーにより、３個の部分データおよび水平パリティのうち１個の情報が出力部１３１によって正常に受信されなくても、残りの３個の情報のＸＯＲ演算によりその１個の情報を算出し、元のデータを復元することができる。このため、装置内の障害やエラーが発生しても再送等の処理が不要になるため、伝送遅延やサービス中断を抑制することができる。
伝送装置１００が、入力部１１１から入力されるデータを出力部１３１から出力する場合の処理について説明したが、入力部１１２，…から入力されるデータをそれぞれ出力部１３１，１３２，…から出力する場合についても同様の処理を適用することができる。
また、スイッチ１２１～１２Ｎ＋１により処理可能なデータの総帯域［ｂｐｓ］は、たとえば、入力部１１１，１１２，…から送信される各データの最大の総帯域より広く、かつ入力部１１１，１１２，…から出力される各データの総帯域の２倍より狭い。
一例としては、スイッチ１２１～１２Ｎにより処理可能なデータの総帯域は、入力部１１１，１１２，…から送信される各データの総帯域に相当する。この場合は、伝送装置１００は、スイッチ１２１～１２Ｎの冗長構成としてスイッチ１２Ｎ＋１を備える１：Ｎの冗長構成である。このため、スイッチ１２Ｎ＋１による余剰帯域を活用して水平パリティを送信することができるため、水平パリティを送受信するためのリンク帯域を増設しなくてもよい。
また、スイッチ１２１～１２Ｎ＋１により処理可能なデータの総帯域が、入力部１１１，１１２，…から出力される各データの総帯域の２倍に相当する１＋１または１：１の冗長構成に比べ、スイッチ１２１～１２Ｎ＋１により処理可能なデータの総帯域を減らすことができる。このため、Ｎの値（スイッチ１２１～１２Ｎ＋１の数）やスイッチ１２１～１２Ｎ＋１のそれぞれが処理可能なデータの帯域を低減することができる。
ただし、伝送装置１００は、１：Ｎの冗長構成に限らず、たとえば図１に示した伝送装置１００の構成に加えてスイッチ１２Ｎ＋２を備えた２：Ｎの冗長構成としてもよい。この場合のＮは３以上とする。
また、入力部１１１は、連続するＭ個の部分データ毎に、それぞれシーケンス番号を含むヘッダを付したＭ個の部分データと、そのＭ個の部分データに付した各シーケンス番号の排他的論理和であるシーケンス番号を付した水平パリティと、を送信してもよい。この場合に、上述したＭについて、Ｍ＝２m－１（ｍは２以上の自然数）とする。
一例として、１６ビットのシーケンス番号が０から６５，５３５までカウントされ再び０に戻る場合を想定する。これにより、連続するＭ個の部分データおよびそのＭ個の部分データに基づく水平パリティの組み合わせを、シーケンス番号の上位（１６－Ｌｏｇ2（Ｍ＋１））ビットにより識別可能になる。また、連続するＭ個の部分データおよびそのＭ個の部分データに基づく水平パリティを、シーケンス番号の下位Ｌｏｇ2（Ｍ＋１）ビットにより互いに識別可能になる。
さらに、上述したＮについて、Ｎ＋１＝２(m+k)（ｋは０以上の自然数）としてもよい。これにより、入力部１１１は、シーケンス番号の下位（ｍ＋ｋ）ビットを参照することにより、連続するＭ個の部分データおよび対応する水平パリティの組み合わせをスイッチ１２１～１２Ｎ＋１へ固定的に振り分けて送信することが可能になる。このため、入力部１１１の回路の簡単化を図ることができる。
また、入力部１１１から送信される部分データは、その部分データのデータ長が一定になるように挿入されたパディングと、そのパディングの挿入前のその部分データのデータ長を示すヘッダと、を含んでもよい。これにより、入力部１１１へ入力されたデータを分割して得られた部分データのデータ長が一定でなくても、入力部１１１から送信される部分データの各データ長を一定にすることができる。また、受信側において、部分データのヘッダを参照することでその部分データの元のデータ長を判定し、その部分データを正しく再生することが可能になる。
また、入力部１１１は、連続するＭ個の部分データ毎に、そのＭ個の部分データに付したヘッダと、水平パリティに付したヘッダと、にそれぞれ前方誤り訂正符号を付し、前方誤り訂正符号を付したＭ個の部分データおよび水平パリティを送信してもよい。これに対して、出力部１３１は、入力部１１１により送信されスイッチ１２１～１２Ｎ＋１により転送されるＭ個の部分データおよび水平パリティについて、前方誤り訂正符号に基づく誤り訂正処理を行う。
さらに、出力部１３１は、誤り訂正処理を行ったＭ個の部分データおよび水平パリティにそれぞれ付されたヘッダの内容の適格性を判定する。ヘッダの内容の適格性の判定は、ヘッダが所定のフォーマットに一致しているか否かや、ヘッダの値が所定範囲内の値であるか否かの判定である。そして、出力部１３１は、ヘッダの内容が適格でないと判定した部分データまたは水平パリティについては破棄する。これにより、ヘッダに含まれるシーケンス番号などが誤って受信され、喪失セグメントの復元が不可能になったり、データを誤って復元されたりすることを回避することができる。
（実施の形態にかかる伝送装置を適用したクロスコネクト装置）
図２は、実施の形態にかかる伝送装置を適用したクロスコネクト装置の一例を示す図である。図１に示した伝送装置１００は、たとえば図２に示すクロスコネクト装置２００に適用することができる。クロスコネクト装置２００は、ＣＥ技術を用いて汎用のパケットスイッチによりＴＤＭクロスコネクト処理を行う。
すなわち、クロスコネクト装置２００は、ＴＤＭ回路をパケット（セグメント）にエミュレートしてパケット処理を行うＣＥ技術により、クロスコネクト処理を時分割多重で行うＴＤＭクロスコネクト処理を汎用のスイッチにより実現する。このような構成は、たとえばＯＩＦによりＯＦＰとして規定されている。ＯＩＦはＯｐｔｉｃａｌ Ｉｎｔｅｒｎｅｔｗｏｒｋｉｎｇ Ｆｏｒｕｍ（オプティカルインターネットワーキングフォーラム）の略である。ＯＦＰはＯＴＮ ｏｖｅｒ ｐａｃｋｅｔ Ｆａｂｒｉｃ Ｐｒｏｔｏｃｏｌの略である。
たとえば、クロスコネクト装置２００は、ｉ個のＩｎｇｒｅｓｓ側のラインカード２１１～２１ｉと、４個のパケットスイッチ２２１～２２４と、ｊ個のＥｇｒｅｓｓ側のラインカード２３１～２３ｊと、を備える。
図１に示した入力部１１１，１１２，…は、図２に示すラインカード２１１～２１ｉにより実現することができる。図１に示したスイッチ１２１～１２Ｎ＋１は、図２に示すパケットスイッチ２２１～２２４により実現することができる。図１に示した出力部１３１，１３２，…は、図２に示すラインカード２３１～２３ｊにより実現することができる。図２に示す例では、上述したＮおよびＭについて、Ｎ＝Ｍ＝３とする場合を説明する。
たとえば、クロスコネクト装置２００は、ＯＤＵ信号のクロスコネクトを行う。ＯＤＵはＯｐｔｉｃａｌ－ｃｈａｎｎｅｌ Ｄａｔａ Ｕｎｉｔの略である。なお、ラインカード２１１～２１ｉ、パケットスイッチ２２１～２２４およびラインカード２３１～２３ｊの間の各信号伝送には、光通信や電気通信などの各種の通信を用いることができる。
また、クロスコネクト装置２００は、ラインカード２１１～２１ｉが送信する各データの総帯域に対応するＮ個のパケットスイッチ２２１～２２３に加えてパケットスイッチ２２４を備える１：Ｎ（Ｎ＝３）の冗長構成である。
一例としては、ラインカード２１１～２１ｉへ入力される各データの総帯域が２００［Ｇｂｐｓ］であり、ラインカード２１１～２１ｉから送信される各データ（パリティは除く）の総帯域が３００［Ｇｂｐｓ］であるとする。そして、パケットスイッチ２２１～２２４が処理可能なデータの帯域はそれぞれ１００［Ｇｂｐｓ］であるとする。この場合に、パケットスイッチ２２１～２２３により処理可能なデータの総帯域は、ラインカード２１１～２１ｉから送信される各データの総帯域である３００［Ｇｂｐｓ］に相当する。したがって、クロスコネクト装置２００は、パケットスイッチ２２１～２２３の冗長構成としてパケットスイッチ２２４を備える１：Ｎ（Ｎ＝３）の冗長構成である。
ラインカード２１１～２１ｉのそれぞれは、入力されたデータに基づく各セグメントをパケットスイッチ２２１～２２４に振り分けて送信する。パケットスイッチ２２１～２２４のそれぞれは、ラインカード２１１～２１ｉから送信された各セグメントをラインカード２３１～２３ｊのいずれかへ送信する。ラインカード２３１～２３ｊは、パケットスイッチ２２１～２２４から送信された各セグメントに基づいて元のデータを復元し、復元したデータを送信する。
図２においては、ラインカード２１１へ入力されたデータをラインカード２３１から送信する場合について説明する。図２に示す例では、ラインカード２１１は、入力されたデータを分割して得られた各ＯＤＵセグメント（部分データ）をパケットスイッチ２２１～２２３により転送する。また、ラインカード２１１は、データを分割して得られた各ＯＤＵセグメントに基づくパリティセグメント（水平パリティ）をパケットスイッチ２２４により転送する。
ラインカード２１１は、入力されたデータをＯＤＵセグメントに分割し、分割した各ＯＤＵセグメントをパケットスイッチ２２１～２２３に振り分けて送信する。また、ラインカード２１１は、パケットスイッチ２２１～２２３に振り分けた３個の連続するＯＤＵセグメントに基づいて演算したパリティセグメントをパケットスイッチ２２４へ送信する。
たとえば、ラインカード２１１は、１番目のＯＤＵセグメントを「０－０」としてパケットスイッチ２２１へ送信し、２番目のＯＤＵセグメントを「０－１」としてパケットスイッチ２２２へ送信する。また、ラインカード２１１は、３番目のＯＤＵセグメントを「０－２」としてパケットスイッチ２２３へ送信する。また、ラインカード２１１は、「０－０」、「０－１」および「０－２」のＸＯＲ演算により得られたパリティセグメントを「０－Ｐ」としてパケットスイッチ２２４へ送信する。すなわち、「０－Ｐ」＝「０－０」ＸＯＲ「０－１」ＸＯＲ「０－２」である。
つぎに、ラインカード２１１は、４番目のＯＤＵセグメントを「１－０」としてパケットスイッチ２２１へ送信し、５番目のＯＤＵセグメントを「１－１」としてパケットスイッチ２２２へ送信する。また、ラインカード２１１は、６番目のＯＤＵセグメントを「１－２」としてパケットスイッチ２２３へ送信する。また、ラインカード２１１は、「１－０」、「１－１」および「１－２」のＸＯＲ演算により得られたパリティセグメントを「１－Ｐ」としてパケットスイッチ２２４へ送信する。すなわち、「１－Ｐ」＝「１－０」ＸＯＲ「１－１」ＸＯＲ「１－２」である。
つぎに、ラインカード２１１は、７番目のＯＤＵセグメントを「２－０」としてパケットスイッチ２２１へ送信し、８番目のＯＤＵセグメントを「２－１」としてパケットスイッチ２２２へ送信する。また、ラインカード２１１は、９番目のＯＤＵセグメントを「２－２」としてパケットスイッチ２２３へ送信する。また、ラインカード２１１は、「２－０」、「２－１」および「２－２」のＸＯＲ演算により得られたパリティセグメントを「２－Ｐ」としてパケットスイッチ２２４へ送信する。すなわち、「２－Ｐ」＝「２－０」ＸＯＲ「２－１」ＸＯＲ「２－２」である。
以降同様に、ラインカード２１１は、各ＯＤＵセグメントをパケットスイッチ２２１～２２３に振り分けて送信しつつ、パケットスイッチ２２１～２２３に振り分けた３個の連続するＯＤＵセグメントに基づく水平パリティをパケットスイッチ２２４へ送信する。
パケットスイッチ２２１～２２４のそれぞれは、たとえばＬ２スイッチやＬ３スイッチなどの汎用のスイッチとすることができる。パケットスイッチ２２１～２２４のそれぞれは、ラインカード２１１から送信された各セグメントをラインカード２３１へ送信する。たとえば、パケットスイッチ２２１は、ラインカード２１１から送信されたＯＤＵセグメントである「０－０」、「１－０」、「２－０」、「３－０」、「４－０」、「５－０」、「６－０」、「７－０」、…をラインカード２３１へ送信する。パケットスイッチ２２２は、ラインカード２１１から送信されたＯＤＵセグメントである「０－１」、「１－１」、「２－１」、「３－１」、「４－１」、「５－１」、「６－１」、「７－１」、…をラインカード２３１へ送信する。
パケットスイッチ２２３は、ラインカード２１１から送信されたＯＤＵセグメントである「０－２」、「１－２」、「２－２」、「３－２」、「４－２」、「５－２」、「６－２」、「７－２」、…をラインカード２３１へ送信する。パケットスイッチ２２４は、ラインカード２１１から送信されたパリティセグメントである「０－Ｐ」、「１－Ｐ」、「２－Ｐ」、「３－Ｐ」、「４－Ｐ」、「５－Ｐ」、「６－Ｐ」、「７－Ｐ」、…をラインカード２３１へ送信する。
ラインカード２３１は、パケットスイッチ２２１～２２４から送信された各セグメントに基づいて、ラインカード２１１へ入力されたデータを復元する。たとえば、ラインカード２３１は、パケットスイッチ２２１～２２４からの「０－０」、「０－１」、「０－２」および「０－Ｐ」のうち少なくとも３個のセグメントに基づいて「０－０」、「０－１」および「０－２」を取得する。また、ラインカード２３１は、パケットスイッチ２２１～２２４からの「１－０」、「１－１」、「１－２」および「１－Ｐ」のうち少なくとも３個のセグメントに基づいて「１－０」、「１－１」および「１－２」を取得する。
以降同様に、ラインカード２３１は、パケットスイッチ２２１～２２４からの各セグメントのうち少なくとも３個のセグメントに基づいて３個の連続するセグメントを取得する。そして、ラインカード２３１は、取得した各セグメントを結合することにより、ラインカード２１１へ入力されたデータを復元し、復元したデータを出力する。
（実施の形態にかかるクロスコネクト装置におけるスイッチ故障時のセグメント復元）
図３は、実施の形態にかかるクロスコネクト装置におけるスイッチ故障時のセグメント復元の一例を示す図である。図３において、図２に示した部分と同様の部分については同一の符号を付して説明を省略する。図３においては、パケットスイッチ２２２が故障し、ラインカード２１１がパケットスイッチ２２２へ送信した「０－１」、「１－１」、「２－１」、…がラインカード２３１へ到達しなくなった場合について説明する。
この場合は、ラインカード２３１は、到達しなくなった「０－１」を、故障していないパケットスイッチ２２１，２２３，２２４から送信された「０－０」、「０－２」および「０－Ｐ」のＸＯＲ演算により復元する。また、ラインカード２３１は、到達しなくなった「１－１」を、故障していないパケットスイッチ２２１，２２３，２２４から送信された「１－０」、「１－２」および「１－Ｐ」のＸＯＲ演算により復元する。
以降同様に、ラインカード２３１は、パケットスイッチ２２２の故障により到達しなくなったセグメントを、パケットスイッチ２２１，２２３，２２４から送信された各セグメントのＸＯＲ演算により復元する。これにより、パケットスイッチ２２２が故障しても、ラインカード２３１は、ラインカード２１１から送信された各セグメントを取得して元のデータを復元し、サービスを継続することができる。
（実施の形態にかかるクロスコネクト装置におけるリンク障害時のセグメント復元）
図４は、実施の形態にかかるクロスコネクト装置におけるリンク障害時のセグメント復元の一例を示す図である。図４において、図２に示した部分と同様の部分については同一の符号を付して説明を省略する。図４においては、パケットスイッチ２２２とラインカード２３１との間でリンク障害が発生し、ラインカード２１１がパケットスイッチ２２２へ送信した「０－１」、「１－１」、「２－１」、…がラインカード２３１へ到達しなくなった場合について説明する。
この場合は、ラインカード２３１は、リンク障害により到達しなくなったセグメントを、図３に示した例と同様に、パケットスイッチ２２１，２２３，２２４から送信された各セグメントのＸＯＲ演算により復元する。これにより、パケットスイッチ２２２とラインカード２３１との間でリンク障害が発生しても、ラインカード２３１は、ラインカード２１１から送信された各セグメントを取得して元のデータを復元し、サービスを継続することができる。
（実施の形態にかかるクロスコネクト装置におけるエラー発生時のセグメント復元）
図５は、実施の形態にかかるクロスコネクト装置におけるエラー発生時のセグメント復元の一例を示す図である。図５において、図２に示した部分と同様の部分については同一の符号を付して説明を省略する。図５においては、パケットスイッチ２２１からの「０－０」がエラーによりラインカード２３１へ到達せず、ラインカード２１１からの「５－２」がエラーによりパケットスイッチ２２３およびラインカード２３１へ到達しなかった場合について説明する。
この場合は、ラインカード２３１は、エラーにより到達しなくなった「０－０」を、到達した「０－１」、「０－２」および「０－Ｐ」のＸＯＲ演算により復元する。また、ラインカード２３１は、エラーにより到達しなくなった「５－２」を、到達した「５－０」、「５－１」および「５－Ｐ」のＸＯＲ演算により復元する。
以降同様に、ラインカード２３１は、エラーにより到達しなくなったセグメントを、到達した他の３個のセグメントのＸＯＲ演算により復元する。これにより、セグメントの伝送にエラーが発生しても、ラインカード２３１は、ラインカード２１１から送信された各セグメントを取得して元のデータを復元し、サービスを継続することができる。
図３～図５に示したように、ラインカード２３１は、ラインカード２１１がパケットスイッチ２２１～２２４へ振り分けて送信した４個のセグメントのうち３個以上のセグメントを正常に受信すれば、元のデータを復元し、サービスを継続することができる。
このように、クロスコネクト装置２００は、１：Ｎ（１：３）の冗長構成の余剰帯域（パケットスイッチ２２４の帯域）を活用して水平パリティを送信し、一部のセグメントがラインカード２３１へ到達しなくても元のデータを復元することができる。このため、セグメントの再送を抑制できるため、通信の遅延を抑制してサービスを継続することができる。また、クロスコネクト装置２００は、障害が発生したスイッチやリンクを回避するための切替制御が不要なため、障害通知のプロトコルを備えなくてもよく、たとえばロードシェアなどの障害が発生したスイッチやリンクを避けて動的に振り分け先を切替制御する回路も不要になる。また、クロスコネクト装置２００は、セグメントの再送を抑制できるため、再送依頼のプロトコルを備えなくてもよい。
（実施の形態にかかるＩｎｇｒｅｓｓ側のラインカード）
図６は、実施の形態にかかるＩｎｇｒｅｓｓ側のラインカードの一例を示す図である。図６においてはラインカード２１１について説明するが、ラインカード２１２～２１ｉについてもラインカード２１１と同様である。ラインカード２１１は、回線インタフェースモジュール６１１～６１４と、ＯＴＮフレーマ６２０と、ＦＩＣ６３０と、を備える。ＯＴＮはＯｐｔｉｃａｌ Ｔｒａｎｓｐｏｒｔ Ｎｅｔｗｏｒｋ（光伝達網）の略である。ＦＩＣはＦａｂｒｉｃ Ｉｎｔｅｒｆａｃｅ Ｃｈｉｐの略である。
回線インタフェースモジュール６１１～６１４は、ＯＴＵ信号やイーサネットフレームなどのクライアント信号を受信する回線インタフェースモジュールである。なおイーサネット（Ｅｔｈｅｒｎｅｔ）は登録商標である。ＯＴＵはＯｐｔｉｃａｌ－ｃｈａｎｎｅｌ Ｔｒａｎｓｐｏｒｔ Ｕｎｉｔの略である。たとえば、回線インタフェースモジュール６１１～６１４は、ＱＳＦＰ２８／ＱＳＦＰ＋などである。回線インタフェースモジュール６１１～６１４のそれぞれは、受信したクライアント信号をＯＴＮフレーマ６２０へ出力する。ＱＳＦＰはＱｕａｄ Ｓｍａｌｌ Ｆｏｒｍ－ｆａｃｔｏｒ Ｐｌｕｇｇａｂｌｅの略である。
ＯＴＮフレーマ６２０は、回線インタフェースモジュール６１１～６１４から出力されたクライアント信号の終端、クライアント信号のＯＤＵ信号へのマッピング、ＯＤＵ ＤＥＭＵＸ、ＯＤＵ信号のセグメント化などの処理を行う。ＯＤＵはＯｐｔｉｃａｌ－ｃｈａｎｎｅｌ Ｄａｔａ Ｕｎｉｔの略である。ＯＴＮフレーマ６２０は、これらの処理により得られた各セグメント（ＯＤＵセグメント）をＦＩＣ６３０へ出力する。
ＦＩＣ６３０は、ＯＴＮフレーマ６２０から出力された各ＯＤＵセグメントに対して、パケットスイッチ２２１～２２４がスイッチングに用いるためのヘッダの付与を行う。このヘッダは、たとえばＬ２レイヤまたはＬ３レイヤのヘッダである。また、ＦＩＣ６３０は、ＯＴＮフレーマ６２０から出力された各ＯＤＵセグメントに基づくパリティセグメント（水平パリティ）の生成などを行う。
また、ＦＩＣ６３０は、ラインカード２１１がパケットスイッチ２２１～２２４へ送信する各セグメントに対してＭＡＣ層および物理層（ＰＨＹ層）の送信処理を行うＰＨＹ／ＭＡＣ部６３１を有する。ＭＡＣはＭｅｄｉａ Ａｃｃｅｓｓ Ｃｏｎｔｒｏｌ（メディアアクセス制御）の略である。また、ＦＩＣ６３０は、ＰＨＹ／ＭＡＣ部６３１のＭＡＣ層の処理により、パケットスイッチ２２１～２２４へ送信するイーサネットフレームにＦＣＳを付与する。ＦＣＳはＦｒａｍｅ Ｃｈｅｃｋ Ｓｅｑｕｅｎｃｅ（フレームチェックシーケンス）の略である。ＦＩＣ６３０の構成については後述する。
図６に示したラインカード２１１において、ラインカード２１１へ入力されるデータを所定単位の部分データに分割する処理部は、たとえばＯＴＮフレーマ６２０により実現することができる。また、この処理部の分割により得られた連続するＭ個の部分データ毎に、Ｍ個の部分データと、Ｍ個の部分データに基づく水平パリティと、をＮ＋１個のスイッチに振り分けて送信する送信部は、たとえばＦＩＣ６３０により実現することができる。
（実施の形態にかかるパケットスイッチ）
図７は、実施の形態にかかるパケットスイッチの一例を示す図である。図７においてはパケットスイッチ２２１について説明するが、パケットスイッチ２２２～２２４についてもパケットスイッチ２２１と同様である。パケットスイッチ２２１は、ＰＨＹ／ＭＡＣ部７１０と、スイッチングを行うスイッチ部７２０と、パケットバッファ７３１～７３ｊと、ＰＨＹ／ＭＡＣ部７４０と、を備えるＬ２レイヤまたはＬ３レイヤのスイッチである。
ＰＨＹ／ＭＡＣ部７１０は、ラインカード２１１～２１ｉから出力された各セグメントに対する物理層およびＭＡＣ層の受信処理を行う。また、ＰＨＹ／ＭＡＣ部７１０におけるＭＡＣ層の受信処理にはＦＣＳチェックが行われる。このＦＣＳチェックにおいてエラーが発生したセグメントはＰＨＹ／ＭＡＣ部７１０において廃棄される。
スイッチ部７２０は、ＰＨＹ／ＭＡＣ部７１０により物理層およびＭＡＣ層の受信処理が行われたラインカード２１１～２１ｉからの各セグメントを、ラインカード２３１～２３ｊへの各経路にスイッチングする。スイッチ部７２０によるスイッチングは、たとえばＦＩＣ６３０によって付与されたヘッダに基づいて行われる。
パケットバッファ７３１～７３ｊは、それぞれラインカード２３１～２３ｊに対応して設けられたｊ個のバッファである。パケットバッファ７３１は、スイッチ部７２０によってラインカード２３１への経路にスイッチングされたセグメントを格納する。同様に、パケットバッファ７３２～７３ｊは、スイッチ部７２０によってそれぞれラインカード２３２～２３ｊへの経路にスイッチングされたセグメントを格納する。また、輻輳によってパケットバッファ７３１～７３ｊにおいてオーバーフローが発生すると、オーバーフローが発生したパケットバッファにおいてセグメントが廃棄される。
ＰＨＹ／ＭＡＣ部７４０は、パケットバッファ７３１に格納されたセグメントを読み出し、読み出したセグメントに対してＭＡＣ層および物理層の送信処理を行い、送信処理を行ったセグメントをラインカード２３１へ出力する。同様に、ＰＨＹ／ＭＡＣ部７４０は、それぞれパケットバッファ７３２～７３ｊに格納されたセグメントを読み出し、読み出したセグメントに対してＭＡＣ層および物理層の送信処理を行う。そして、ＰＨＹ／ＭＡＣ部７４０は、送信処理を行ったセグメントをそれぞれラインカード２３２～２３ｊへ出力する。たとえば、ＰＨＹ／ＭＡＣ部７４０におけるＭＡＣ層の送信処理において、ラインカード２３１～２３ｊへの各イーサネットフレームにＦＣＳが付与される。
（実施の形態にかかるＥｇｒｅｓｓ側のラインカード）
図８は、実施の形態にかかるＥｇｒｅｓｓ側のラインカードの一例を示す図である。図８においてはラインカード２３１について説明するが、ラインカード２３２～２３ｊについてもラインカード２３１と同様である。ラインカード２３１は、ＦＩＣ８１０と、ＯＴＮフレーマ８２０と、回線インタフェースモジュール８３１～８３４と、を備える。
ＦＩＣ８１０は、パケットスイッチ２２１～２２４から送信された各セグメント（イーサネットフレーム）に対して物理層およびＭＡＣ層の受信処理を行うＰＨＹ／ＭＡＣ部８１１を有する。ＰＨＹ／ＭＡＣ部８１１によるＭＡＣ層の受信処理にはＦＣＳチェックが含まれる。このＦＣＳチェックにおいてエラーが発生したセグメントはＰＨＹ／ＭＡＣ部８１１において廃棄される。また、ＦＩＣ８１０は、物理層およびＭＡＣ層の受信処理を行ったＯＤＵセグメントのリオーダ、パリティセグメントによるエラーセグメントや廃棄セグメントの復元などを行う。ＦＩＣ８１０は、これらの処理により得られた各ＯＤＵセグメントをＯＴＮフレーマ８２０へ出力する。ＦＩＣ８１０の構成については後述する。
ＯＴＮフレーマ８２０は、ＦＩＣ８１０から出力された各ＯＤＵセグメントに基づいて、ＯＤＵ信号のリアセンブリ、ＯＤＵ ＭＵＸ、ＯＴＮ信号の終端、クライアント信号へのデマッピングなどを行う。そして、ＯＴＮフレーマ８２０は、これらの処理により再生されたＯＴＵ信号やイーサネットフレームなどのクライアント信号を回線インタフェースモジュール８３１～８３４へ出力する。
回線インタフェースモジュール８３１～８３４は、ＯＴＮフレーマ８２０から出力されたクライアント信号を出力する回線インタフェースモジュールである。たとえば、回線インタフェースモジュール８３１～８３４は、ＱＳＦＰ２８／ＱＳＦＰ＋などである。
図８に示したラインカード２３１において、パケットスイッチ２２１～２２４により転送されるＭ個の部分データおよび水平パリティを受信する受信部は、たとえばＦＩＣ８１０により実現することができる。また、受信されたＭ個の部分データおよび水平パリティの少なくともいずれかに基づいて、ラインカード２１１へ入力されたデータを復元し、復元したデータを出力する処理部は、たとえばＦＩＣ８１０およびＯＴＮフレーマ８２０により実現することができる。
（実施の形態にかかるＦＩＣ）
図９は、実施の形態にかかるＦＩＣの一例を示す図である。たとえば図６に示したＦＩＣ６３０および図８に示したＦＩＣ８１０のそれぞれは、図９に示すＦＩＣ９００により実現することができる。ＦＩＣ９００は、ＯＦＰインタフェース９０１と、ヘッダ挿入部９０２と、パリティセグメント生成部９０３と、ＦＥＣエンコーダ９０４と、レーン振分部９０５と、を備える。また、ＦＩＣ９００は、絶対優先制御部９０６～９０９と、ＰＨＹ／ＭＡＣ部９１０～９１７と、パーサ９１８～９２１と、ＯＡＭ抽出／挿入部９２２と、を備える。また、ＦＩＣ９００は、ＦＥＣデコーダ９２３と、第１ヘッダエラー検出部９２４と、セグメントＸＯＲ演算部９２５と、リオーダバッファ９２６と、ペーサ／セグメントリカバリ部９２７と、第２ヘッダエラー検出／除去部９２８と、を備える。
ＦＥＣはＦｏｒｗａｒｄ Ｅｒｒｏｒ Ｃｏｒｒｅｃｔｉｏｎ（前方誤り訂正）の略である。ＯＡＭはＯｐｅｒａｔｉｏｎ Ａｄｍｉｎｉｓｔｒａｔｉｏｎ Ｍａｉｎｔｅｎａｎｃｅ（保守管理機能）の略である。
図６に示したＦＩＣ６３０のＩｎｇｒｅｓｓ側の処理には、たとえば、ＯＦＰインタフェース９０１、ヘッダ挿入部９０２、パリティセグメント生成部９０３およびＦＥＣエンコーダ９０４の各処理が含まれる。また、図６に示したＦＩＣ６３０のＩｎｇｒｅｓｓ側の処理には、たとえば、レーン振分部９０５、絶対優先制御部９０６～９０９およびＰＨＹ／ＭＡＣ部９１０～９１３の各処理が含まれる。また、図６に示したＰＨＹ／ＭＡＣ部６３１の処理はＰＨＹ／ＭＡＣ部９１０～９１３により実現される。ここでは図６に示したＦＩＣ６３０にＦＩＣ９００を適用した場合の処理について説明する。
ＯＦＰインタフェース９０１には、ＯＴＮフレーマ６２０から出力されたＯＤＵセグメントが入力される。ＯＦＰインタフェース９０１は、入力されたＯＤＵセグメントをヘッダ挿入部９０２へ出力する。一例としては、ＯＦＰインタフェース９０１には、通信システムのコンポーネント間でパケットを転送するための標準プロトコルであるＩｎｔｅｒｌａｋｅｎのインタフェースを用いることができる。この場合に、ＯＦＰインタフェース９０１は、ＩｎｔｅｒｌａｋｅｎのＢＣＷ（Ｃｏｎｔｒｏｌ［６３］＝１、Ｔｙｐｅ［６２］＝１）のＣｈａｎｎｅｌ Ｎｕｍｂｅｒ［３９：３２］フィールドから受信したＯＤＵセグメントのＯＤＵチャネルを識別する。ＢＣＷはＢｕｒｓｔ Ｃｏｎｔｒｏｌ Ｗｏｒｄの略である。ＯＤＵ（ＯＦＰ）セグメントは、たとえばＯＦＰヘッダ＋ＯＤＵペイロードである。
ヘッダ挿入部９０２は、ＯＦＰインタフェース９０１から出力されたＯＤＵセグメントに対して、ＰＷＥ３へのカプセル化を行い、パケットスイッチ２２１～２２４がスイッチングに用いるためのヘッダを付与する。ＰＷＥ３はＰｓｅｕｄｏ Ｗｉｒｅ Ｅｍｕｌａｔｉｏｎ Ｅｄｇｅ ｔｏ Ｅｄｇｅの略である。ヘッダ挿入部９０２は、カプセル化してヘッダを付与したＯＤＵセグメントをパリティセグメント生成部９０３へ出力する。
パリティセグメント生成部９０３は、ヘッダ挿入部９０２から出力されたＯＤＵセグメントに基づくパリティセグメントを生成する。たとえば、パリティセグメント生成部９０３は、３連続のＯＤＵセグメント毎に、その３連続のＯＤＵセグメントをビット毎にＸＯＲ演算することによりパリティセグメントを生成する。そして、パリティセグメント生成部９０３は、３連続のＯＤＵセグメントと、その３連続のＯＤＵセグメントに基づいて生成したパリティセグメントと、をＦＥＣエンコーダ９０４へ出力する。
３連続のＯＤＵセグメントは、たとえばＰＷＭＣＷのシーケンス番号の上位１４ビット（Ｓｅｑｕｅｎｃｅ Ｎｕｍｂｅｒ［１６：２９］）が共通の３個のＯＤＵセグメントである（たとえば図１４参照）。ＰＷＭＣＷはＰｓｅｕｄｏ Ｗｉｒｅ ＭＰＬＳ Ｃｏｎｔｒｏｌ Ｗｏｒｄの略である。ＭＰＬＳはＭｕｌｔｉ Ｐｒｏｔｏｃｏｌ Ｌａｂｅｌ Ｓｗｉｔｃｈｉｎｇの略である。パリティセグメント生成部９０３は、この３連続のＯＤＵセグメントのＤｅｍｕｌｔｉｐｌｅｘｅｒ、ＰＷＭＣＷ、ＯＦＰヘッダ、ＯＤＵペイロードおよびパディング領域をビット毎にＸＯＲ演算した結果をパリティセグメントとする。パリティセグメントに挿入されるこれらのヘッダの値は、対応するＯＤＵセグメントへ挿入されるヘッダの値と同一である。
ＦＥＣエンコーダ９０４は、パリティセグメント生成部９０３から出力されたＯＤＵセグメントおよびパリティセグメントの各ヘッダに対してＦＥＣ符号を付与する。ＦＥＣエンコーダ９０４は、ＦＥＣ符号を付与したＯＤＵセグメントおよびパリティセグメントをレーン振分部９０５へ出力する。ＦＥＣ符号には、たとえばＲＳ符号やＢＣＨ符号などの各符号を用いることができる。ＲＳはＲｅｅｄ－Ｓｏｌｏｍｏｎ（リードソロモン）の略である。ＢＣＨはＢｏｓｅ Ｃｈａｕｄｈｕｒｉ Ｈｏｃｑｕｅｎｇｈｅｍ（ボーズ チョドーリ ボッケンジェム）の略である。
たとえば、上述のＤｅｍｕｌｔｉｐｌｅｘｅｒやＳｅｑｕｅｎｃｅ Ｎｕｍｂｅｒが誤ってしまうと喪失セグメントの復元が不可能なだけでなく、誤復元により他の正常ＯＤＵチャネルへ悪影響を及ぼす可能性があるため、ヘッダに対するＦＥＣを付与する。ＦＥＣの演算範囲は、たとえば、Ｄｅｍｕｌｔｉｐｌｅｘｅｒ（ＰＷ ｌａｂｅｌ）、ＰＷＭＣＷおよびＯＦＰヘッダの１２オクテットとすることができる。
レーン振分部９０５（Ｌａｎｅ Ｄｉｓｔｒｉｂｕｔｉｏｎ）は、ＦＥＣエンコーダ９０４から出力された各セグメントを絶対優先制御部９０６～９０９へ振り分けて出力する。たとえば、レーン振分部９０５は、各セグメントのＰＷＭＣＷのシーケンス番号の下位２ビット（Ｓｅｑｕｅｎｃｅ Ｎｕｍｂｅｒ［３０：３１］）に従って、各セグメントを絶対優先制御部９０６～９０９へ固定的に振り分けて出力する。
一例としては、レーン振分部９０５は、ＰＷＭＣＷのシーケンス番号の下位２ビットが“００”であるセグメントを絶対優先制御部９０６へ出力し、ＰＷＭＣＷのシーケンス番号の下位２ビットが“０１”であるセグメントを絶対優先制御部９０７へ出力する。また、レーン振分部９０５は、ＰＷＭＣＷのシーケンス番号の下位２ビットが“１０”であるセグメントを絶対優先制御部９０８へ出力し、ＰＷＭＣＷのシーケンス番号の下位２ビットが“１１”であるセグメントを絶対優先制御部９０９へ出力する。これにより、上述した３連続のＯＤＵセグメントをそれぞれ絶対優先制御部９０６～９０８に出力し、その３連続のＯＤＵセグメントに基づくパリティセグメントを絶対優先制御部９０９へ出力することができる。
絶対優先制御部９０６～９０９（ＳＰ：Ｓｔｒｉｃｔ Ｐｒｉｏｒｉｔｙ）は、それぞれレーン振分部９０５から出力されたセグメントをそれぞれＰＨＹ／ＭＡＣ部９１０～９１３へ出力する。また、絶対優先制御部９０６～９０９は、ＯＡＭ抽出／挿入部９２２から出力された監視制御フレームを、レーン振分部９０５から出力されたセグメントより低優先でそれぞれＰＨＹ／ＭＡＣ部９１０～９１３へ出力する。これにより、セグメントのＱｏＳ（Ｑｕａｌｉｔｙ ｏｆ Ｓｅｒｖｉｃｅ）を制御しつつ監視制御フレームを伝送することができる。
ＰＨＹ／ＭＡＣ部９１０～９１３は、それぞれ絶対優先制御部９０６～９０９から出力された各セグメントおよび監視制御フレームに対してイーサネット（１００ＧＢＡＳＥ－ＳＲ４／ＣＲ４など）のＭＡＣ層および物理層の送信処理を行う。そして、ＰＨＹ／ＭＡＣ部９１０～９１３は、送信処理を行った各セグメントおよび監視制御フレームをそれぞれパケットスイッチ２２１～２２４へ出力する。
ＰＨＹ／ＭＡＣ部９１０～９１３によるＭＡＣ層の送信処理には、たとえばＭＡＣ ＤＡおよびＭＡＣ ＳＡの挿入（たとえば図１２，図１３参照）が含まれる。ＳＡはＳｏｕｒｃｅ Ａｄｄｒｅｓｓ（送信元アドレス）の略である。ＤＡはＤｅｓｔｉｎａｔｉｏｎ Ａｄｄｒｅｓｓ（宛先アドレス）の略である。
ＭＡＣ ＤＡの挿入は、たとえば、ＡＲＰテーブルを参照し、ＮｅｘｔＨｏｐ（パケットスイッチ）のイーサネットインタフェースのＭＡＣアドレスをＭＡＣ ＤＡフィールドに挿入することにより実行される。ＡＲＰはＡｄｄｒｅｓｓ Ｒｅｓｏｌｕｔｉｏｎ Ｐｒｏｔｏｃｏｌ（アドレス解決プロトコル）の略である。ＭＡＣ ＳＡの挿入は、たとえば、各イーサネットインタフェースのＭＡＣアドレスをＭＡＣ ＳＡフィールドに挿入することにより行われる。
また、ＰＨＹ／ＭＡＣ部９１０～９１３によるＭＡＣ層の送信処理には、イーサネットフレームに対するエラー監視用のＦＣＳの付与が含まれる。
図８に示したＦＩＣ８１０のＥｇｒｅｓｓ側の処理には、たとえばＰＨＹ／ＭＡＣ部９１４～９１７、パーサ９１８～９２１、ＦＥＣデコーダ９２３、第１ヘッダエラー検出部９２４およびセグメントＸＯＲ演算部９２５の各処理が含まれる。また、図８に示したＦＩＣ８１０のＥｇｒｅｓｓ側の処理には、たとえばリオーダバッファ９２６、ペーサ／セグメントリカバリ部９２７および第２ヘッダエラー検出／除去部９２８の各処理が含まれる。また、図８に示したＰＨＹ／ＭＡＣ部８１１の処理は、ＰＨＹ／ＭＡＣ部９１４～９１７により実現される。ここでは図８に示したＦＩＣ８１０にＦＩＣ９００を適用した場合の処理について説明する。
ＰＨＹ／ＭＡＣ部９１４～９１７は、それぞれパケットスイッチ２２１～２２４から送信された各セグメントおよび監視制御フレームに対してイーサネット（１００ＧＢＡＳＥ－ＳＲ４／ＣＲ４など）の物理層およびＭＡＣ層の受信処理を行う。そして、ＰＨＹ／ＭＡＣ部９１４～９１７は、受信処理を行った各セグメントおよび監視制御フレームをそれぞれパーサ９１８～９２１へ出力する。
ＰＨＹ／ＭＡＣ部９１４～９１７によるＭＡＣ層の受信処理には、イーサネットフレームに対するＦＣＳのチェックが含まれる。ＦＣＳエラーが検出されたイーサネットフレームは、たとえば廃棄（セグメント廃棄）される。
パーサ９１８～９２１は、それぞれＰＨＹ／ＭＡＣ部９１４～９１７から出力されたセグメントをＦＥＣデコーダ９２３へ出力する。また、パーサ９１８～９２１は、それぞれＰＨＹ／ＭＡＣ部９１４～９１７から出力された監視制御フレームをＯＡＭ抽出／挿入部９２２へ出力する。パーサ９１８～９２１によるセグメントと監視制御フレームの判別は、たとえば受信フレームのＭＡＣ ＤＡやＥｔｈｅｒＴｙｐｅフィールド値を参照することにより実行される。
ＯＡＭ抽出／挿入部９２２は、パーサ９１８～９２１から出力された監視制御フレームを抽出する。監視制御フレームは、たとえばＩＥＥＥ ８０２．１ＡＢにおいて規定されたＬＬＤＰや、ＩＥＥＥ ８０２．１ａｇにおいて規定されたイーサネットＯＡＭフレームなどである。ＩＥＥＥはｔｈｅ Ｉｎｓｔｉｔｕｔｅ ｏｆ Ｅｌｅｃｔｒｉｃａｌ ａｎｄ Ｅｌｅｃｔｒｏｎｉｃｓ Ｅｎｇｉｎｅｅｒｓの略である。ＬＬＤＰはＬｉｎｋ Ｌａｙｅｒ Ｄｉｓｃｏｖｅｒｙ Ｐｒｏｔｏｃｏｌの略である。また、ＯＡＭ抽出／挿入部９２２は、ＬＬＤＰやイーサネットＯＡＭフレームなどの監視制御フレームを生成し、生成した監視制御フレームを絶対優先制御部９０６～９０９の少なくともいずれかへ出力する。
ＦＥＣデコーダ９２３は、パーサ９１８～９２１から出力された各セグメントのヘッダについて、ＲＳ符号やＢＣＨ符号などのＦＥＣ符号に基づく誤り訂正処理を行う。また、ＦＥＣデコーダ９２３は、誤り訂正によってエラーを検出し、誤りを訂正できなかったセグメントについては廃棄する。そして、ＦＥＣデコーダ９２３は、誤り訂正処理を行った各セグメントを第１ヘッダエラー検出部９２４へ出力する。
ＦＥＣデコーダ９２３から第１ヘッダエラー検出部９２４へ出力される各セグメントには、３連続のＯＤＵセグメントと、その３連続のＯＤＵセグメントに基づくパリティセグメントと、が含まれる。この３連続のＯＤＵセグメントおよびパリティセグメントは、同一のパリティグループの各セグメントである。
第１ヘッダエラー検出部９２４は、ＦＥＣデコーダ９２３から出力されたセグメントリカバリ前の各セグメントのヘッダエラー（ヘッダ内容の規定違反）を検出し、ヘッダエラーを検出したセグメントを廃棄する。そして、第１ヘッダエラー検出部９２４は、エラーを検出せず廃棄しなかった各セグメントをセグメントＸＯＲ演算部９２５へ出力する。
セグメントＸＯＲ演算部９２５は、第１ヘッダエラー検出部９２４から出力された各セグメントのうちのＯＤＵセグメントをリオーダバッファ９２６のＯＤＵセグメント側のメモリ９２６ａに書き込む。また、セグメントＸＯＲ演算部９２５は、第１ヘッダエラー検出部９２４から出力された各セグメント（ＯＤＵチャネル毎の同一のパリティグループに属する４連続セグメント）を到着順にビット毎にＸＯＲ演算する。そして、セグメントＸＯＲ演算部９２５は、ＸＯＲ演算により得られたセグメント（ＸＯＲ’ｄセグメント）をリオーダバッファ９２６のＸＯＲ’ｄセグメント側のメモリ９２６ｂに書き込む。
たとえば、セグメントＸＯＲ演算部９２５は、各セグメントのＤｅｍｕｌｔｉｐｌｅｘｅｒからＯＤＵチャネルを識別する。また、セグメントＸＯＲ演算部９２５は、各セグメントのＰＷＭＣＷのシーケンス番号の上位１４ビット（ＳｅｑｕｅｎｃｅＮｕｍｂｅｒ［１６：２９］）からパリティグループを識別する。また、セグメントＸＯＲ演算部９２５は、各セグメントのＰＷＭＣＷのシーケンス番号の下位２ビット（ＳｅｑｕｅｎｃｅＮｕｍｂｅｒ［３０：３１］）からセグメント種別（ＯＤＵまたはパリティ）を識別する。
セグメントＸＯＲ演算部９２５による各ＯＤＵチャネルのパリティグループ毎のセグメント到着順のビット毎のＸＯＲ演算の一例について説明する。セグメントＸＯＲ演算部９２５は、パリティグループ内で最初のセグメントの到着時にはビット毎のＸＯＲ演算をせず、そのセグメントをＸＯＲ’ｄセグメントとしてＸＯＲ’ｄセグメント側のメモリ９２６ｂにそのまま書き込む。この時点でそのＯＤＵチャネルのパリティグループのＸＯＲ’ｄセグメント側のリオーダバッファ９２６にはそのセグメントそのものが書き込まれる。
また、セグメントＸＯＲ演算部９２５は、パリティグループ内で２番目以降のセグメントの到着時には、先にＸＯＲ’ｄセグメント側のメモリ９２６ｂに一時書き込みしたＸＯＲ’ｄセグメントを読み出す。そして、セグメントＸＯＲ演算部９２５は、到着したセグメントと読み出したＸＯＲ’ｄセグメントとをビット毎にＸＯＲ演算した結果を再度ＸＯＲ’ｄセグメント側のメモリ９２６ｂに書き込む。
これにより、各ＯＤＵチャネルの同一のパリティグループに属するＯＤＵセグメントが２つとパリティセグメントが到着した時点で、ＸＯＲ’ｄセグメント側のメモリ９２６ｂに残りのひとつのＯＤＵセグメントと同じセグメントが書き込まれる。このＸＯＲ’ｄセグメント側のメモリ９２６ｂに書き込まれたセグメントは、後段のペーサ／セグメントリカバリ部９２７において、エラーで廃棄されてメモリ９２６ａに未書き込みのＯＤＵセグメントの代わりに読み出される。
また、各ＯＤＵチャネルの同一のパリティグループに属するＯＤＵセグメントが３つ到着した時点で、ＸＯＲ’ｄセグメント側のメモリ９２６ｂにパリティセグメントが書き込まれる。ただし、この場合は、ＯＤＵセグメントは全て正常受信されておりセグメントリカバリは不要なためこのパリティセグメントは読み出されない。
また、各ＯＤＵチャネルの同一のパリティグループに属する全てのセグメント（ＯＤＵセグメントが３つとパリティセグメント）が到着すると、ＸＯＲ’ｄセグメント側のメモリ９２６ｂに書き込まれたセグメントはオールゼロになる。この場合も、ＯＤＵセグメントは全て正常受信されておりセグメントリカバリは不要なため、ＸＯＲ’ｄセグメント側のメモリ９２６ｂに書き込まれたセグメントは読み出されない。
また、各ＯＤＵチャネルの同一のパリティグループに属するセグメントの正常受信数が２以下の場合は、ＸＯＲ’ｄセグメント側のメモリ９２６ｂには意味を成さないＸＯＲ’ｄセグメントが書き込まれる。この場合は、セグメントリカバリが不可であるため、このＸＯＲ’ｄセグメントは読み出されない。
リオーダバッファ９２６は、パケットスイッチ２２１～２２４からのＯＤＵセグメント、ＯＤＵチャネル毎に、ＰＷＭＣＷのシーケンス番号（Ｓｅｑｕｅｎｃｅ Ｎｕｍｂｅｒ［１６：３１］）の順序に並び替えるリオーダを行う。
たとえば、リオーダバッファ９２６は、ＯＤＵセグメントを書き込むためのＯＤＵセグメント側の書き込みポートと、ＸＯＲ’ｄセグメントを書き込むためのＸＯＲ’ｄセグメント側の書き込みポートと、を有する。また、リオーダバッファ９２６は、ＯＤＵセグメント側の書き込みポートから書き込まれたＯＤＵセグメントを格納するメモリ９２６ａと、ＸＯＲ’ｄセグメント側の書き込みポートから書き込まれたＸＯＲ’ｄセグメントを格納するメモリ９２６ｂと、を有する。
一例として、ＯＦＰヘッダのタイムスタンプ（Ｔｉｍｅ Ｓｔａｍｐ［０：１５］）が１２５［μｓ］までの時刻を識別可能なことから、リオーダバッファ９２６の深さも１２５［μｓ］であると想定する。また、ＯＤＵセグメント側のメモリ９２６ａは、セグメントＸＯＲ演算部９２５からの書き込みと、ペーサ／セグメントリカバリ部９２７からの読み出しと、が可能なように１個の読み出しポートおよび１個の書き込みポートを有する。また、ＸＯＲ’ｄセグメント側のメモリ９２６ｂは、セグメントＸＯＲ演算部９２５からの書き込みおよび読み出しと、ペーサ／セグメントリカバリ部９２７からの読み出しと、が可能なように２個の読み出しポートおよび１個の書き込みポートを有する。
ペーサ／セグメントリカバリ部９２７（Ｐａｃｅｒ ａｎｄ Ｓｅｇｍｅｎｔ Ｒｅｃｏｖｅｒｙ）は、リオーダバッファ９２６から一定のペース（速度）でＯＤＵチャネル毎にＯＤＵセグメントを読み出すペーサ（Ｐａｃｅｒ）処理を行う。また、ペーサ／セグメントリカバリ部９２７は、次に読み出すＯＤＵセグメントが正常受信されなかった際に、同一のパリティグループ内の正常受信セグメント数が３の場合はメモリ９２６ｂから復元されたセグメントを読み出すセグメントリカバリ処理を行う。そして、ペーサ／セグメントリカバリ部９２７は、ペーサ処理またはセグメントリカバリ処理により読み出したＯＤＵセグメントを第２ヘッダエラー検出／除去部９２８へ出力する。
ペーサ／セグメントリカバリ部９２７による初期化中のペーサ処理について説明する。初期化中とは、たとえばＯＤＵチャネルのクロスコネクトの設定後や、リオーダバッファ９２６のアンダーフローまたはオーバーフローの発生後などである。初期化中において、ペーサ／セグメントリカバリ部９２７は、ＯＤＵチャネル毎に最初に読み出される先頭のＯＤＵセグメントのＯＦＰヘッダのタイムスタンプ（Ｔｉｍｅ Ｓｔａｍｐ［０：１５］）をスヌーピングする。そして、ペーサ／セグメントリカバリ部９２７は、スヌーピングにより得られたタイムスタンプ値に基づいて、タイムスタンプ値＋Δ（レジスタ設定値）の時刻に読み出しを行う。ここで、タイムスタンプ値はＯＤＵセグメントの生成時刻を表し、Δは装置内パケット処理部分でのＯＤＵ遅延の最大値に相当する。
たとえば、ペーサ／セグメントリカバリ部９２７は、装置内共通のリファレンスタイミングパルスを基準とした３１１．０４［ＭＨｚ］のリファレンスクロックのカウント数により基準となる時刻（リファレンスタイミング）を生成する。このカウント数は、たとえば０～３８８７９とすることができる。リファレンスタイミングパルスとしては、たとえば１２５［μｓ］または２５０［μｓ］周期のタイミングパルスを用いることができる。
次に、ペーサ／セグメントリカバリ部９２７による通常時のペーサ処理について説明する。通常時とは、たとえば上述の初期化の完了後である。通常時において、ペーサ／セグメントリカバリ部９２７は、Ｔ（レジスタ設定値）×３１１．０４［ＭＨｚ］毎にＯＤＵセグメントを読み出す。ＴはＯＤＵセグメントの送出間隔を示すレジスタ設定値である。
ペーサ／セグメントリカバリ部９２７による実際の読み出しは、ＯＦＰインタフェース９０１側の輻輳などにより遅延することがある。このため、ペーサ／セグメントリカバリ部９２７は、初期化の完了後にはＴ×３１１．０４［ＭＨｚ］毎にトークンを１セグメントずつ加算し、トークンカウンタが１以上の場合に、セグメントリカバリ処理に対する読み出し指示を発行する。
次に、ペーサ／セグメントリカバリ部９２７によるセグメントリカバリ処理について説明する。次に読み出すＯＤＵセグメントが正常受信された際は、ペーサ／セグメントリカバリ部９２７は、リオーダバッファ９２６のＯＤＵセグメント側のメモリ９２６ａからそのＯＤＵセグメントを読み出し、トークンカウンタを１セグメント分減算する。
次に読み出すＯＤＵセグメントが正常受信されなかったが、同一のパリティグループ内の正常受信セグメントが３つの場合には、これら３つのセグメントをビット毎にＸＯＲ演算した復元セグメントがメモリ９２６ｂに保持されている。この場合に、ペーサ／セグメントリカバリ部９２７は、メモリ９２６ｂからそのＯＤＵセグメント（復元セグメント）を読み出し、トークンカウンタを１セグメント分減算する。
次に読み出すＯＤＵセグメントが正常受信されておらず、同一のパリティグループ内の正常受信セグメント数が２つ以下の場合には、次に読み出すＯＤＵセグメントは復元不可である。この場合に、ペーサ／セグメントリカバリ部９２７は、読み出しは行わず、トークンカウンタを１セグメント分減算する。復元不可のため読み出されなかったＯＤＵセグメントは、ＯＴＮフレーマ８２０において、同一ＯＤＵチャネルの次のＯＤＵセグメントのＯＦＰヘッダのＰＰＳＩフィールドを用いて同一セグメント長のダミーバイトが補填される。ダミーバイトは、たとえばＢ、Ｂ＋１またはＢ－１［Ｂｙｔｅ］である。ＰＰＳＩはＰｒｅｖｉｏｕｓ Ｐａｃｋｅｔ Ｓｉｚｅ Ｉｎｄｉｃａｔｏｒの略である。
第２ヘッダエラー検出／除去部９２８は、ペーサ／セグメントリカバリ部９２７から出力されたセグメントリカバリ後のＯＤＵセグメントのヘッダエラー（ヘッダ内容の規定違反）を検出する。そして、第２ヘッダエラー検出／除去部９２８は、ヘッダエラーを検出したＯＤＵセグメントを廃棄する。
そして、第２ヘッダエラー検出／除去部９２８は、エラーを検出せず廃棄しなかったＯＤＵセグメントから、Ｉｎｇｒｅｓｓ側（ヘッダ挿入部９０２）で付与されたヘッダを除去し、ＯＤＵ（ＯＦＰ）セグメントをデカプセル化する。たとえば、第２ヘッダエラー検出／除去部９２８は、Ｄｅｍｕｌｔｉｐｌｅｘｅｒ（ＰＷ ｌａｂｅｌ）を除去する。たとえば、ＯＤＵセグメントのＤｅｍｕｌｔｉｐｌｅｘｅｒの値からＯＤＵチャネルが識別され、後段のＯＦＰインタフェース９０１においてＩｎｔｅｒｌａｋｅｎのＢＣＷのＣｈａｎｎｅｌ Ｎｕｍｂｅｒ［３９：３２］への変換が行われる。
また、第２ヘッダエラー検出／除去部９２８は、ＰＷＭＣＷを除去する。たとえば、第２ヘッダエラー検出／除去部９２８は、ＯＤＵセグメントのＳＬＥＮ［８：９］の値に従ってＯＤＵペイロードに続く０、１または２オクテットのパディングを除去し、ＯＦＰヘッダおよびＯＤＵペイロードのみデカプセル化する。第２ヘッダエラー検出／除去部９２８は、デカプセル化したＯＤＵセグメントをＯＦＰインタフェース９０１へ出力する。
ＯＦＰインタフェース９０１は、第２ヘッダエラー検出／除去部９２８から出力されたＯＤＵセグメントをＯＴＮフレーマ８２０へ出力する。一例としては、ＯＦＰインタフェース９０１は、ＩｎｔｅｒｌａｋｅｎのＢＣＷ（Ｃｏｎｔｒｏｌ［６３］＝１、Ｔｙｐｅ［６２］＝１）のＣｈａｎｎｅｌ Ｎｕｍｂｅｒ［３９：３２］フィールドをＯＤＵチャネル毎に設定する。そして、ＯＦＰインタフェース９０１は、Ｃｈａｎｎｅｌ Ｎｕｍｂｅｒ［３９：３２］フィールドを設定したＯＤＵ（ＯＦＰ）セグメントを出力する。このＯＤＵ（ＯＦＰ）セグメントは、たとえばＯＦＰヘッダ＋ＯＤＵペイロードである。
たとえば、後述のＤｅｍｕｌｔｉｐｌｅｘｅｒやシーケンス番号などのヘッダが誤ってしまうと、喪失セグメントの復元が不可能なだけでなく、誤復元により他の正常なＯＤＵチャネルへ悪影響を及ぼす可能性がある。これに対して、図９に示したように、ヘッダに対するＦＥＣ符号を付与して誤り訂正処理を行い、さらにヘッダの内容の適格性を判定することで誤り検出確率を向上させることができる。
（実施の形態にかかるペーサ／セグメントリカバリ部によるペーサ処理）
図１０は、実施の形態にかかるペーサ／セグメントリカバリ部によるペーサ処理の一例を示す図である。図９に示したペーサ／セグメントリカバリ部９２７は、上述したペーサ処理を、たとえば図１０に示す各処理を実行することにより実行する。
まず、ペーサ／セグメントリカバリ部９２７は、たとえばＯＤＵチャネルのクロスコネクトの設定後や、リオーダバッファ９２６のアンダーフローまたはオーバーフローの発生後に初期化処理１００１へ移行する。初期化処理１００１において、ペーサ／セグメントリカバリ部９２７は、トークンカウンタを“０”に設定する。また、初期化処理１００１において、ペーサ／セグメントリカバリ部９２７は、ＯＤＵチャネル毎に最初に読み出される先頭のＯＤＵセグメントのＯＦＰヘッダのタイムスタンプ（Ｔｉｍｅ Ｓｔａｍｐ［０：１５］）をスヌーピングする。このタイムスタンプは、Ｉｎｇｒｅｓｓ側のＯＴＮフレーマ６２０のセグメント化を行う処理において、装置内共通のリファレンスタイミングパルスを基準にセグメント生成時刻を挿入したものである。
また、ペーサ／セグメントリカバリ部９２７は、装置内共通のリファレンスタイミングパルスを基準としたクロックカウント数であるリファレンスタイムを参照する。そして、ペーサ／セグメントリカバリ部９２７は、リファレンスタイムが、スヌーピングにより得られたタイムスタンプに所定値Δ（レジスタ設定値）を加えたタイムスタンプ値＋Δになるとトークン追加処理１００２へ移行する。所定値Δは、装置内パケット処理部分でのＯＤＵ最大遅延量（たとえば３１１．０４［ＭＨｚ］クロック数）に相当する値（レジスタ設定値）である。
トークン追加処理１００２において、ペーサ／セグメントリカバリ部９２７は、トークンカウンタをインクリメントする（＝＋１）。また、ペーサ／セグメントリカバリ部９２７は、時間Ｔを計時するタイマを設定する（タイマ＝Ｔ）。時間Ｔは、セグメント生成間隔（３１１．０４［ＭＨｚ］クロック数）に相当する時間（レジスタ設定値）である。すなわち、このタイマは、セグメント生成間隔（Ｔ）毎に満了（Ｅｘｐｉｒｅ）する減算カウンタである。たとえば、このタイマは、３１１．０４［ＭＨｚ］クロック毎に１だけ減算される。また、ペーサ／セグメントリカバリ部９２７は、トークンカウンタの値が１以上になるとセグメントリカバリ処理に対する読み出し指示を発行する。
そして、ペーサ／セグメントリカバリ部９２７は、時間Ｔを計時するタイマが満了（タイマ＝０）するとトークン追加処理１００２へ再度移行する。これにより、時間Ｔ毎にトークンカウンタをインクリメントして読み出し指示を発行することができる。
（実施の形態にかかるペーサ／セグメントリカバリ部によるセグメントリカバリ処理）
図１１は、実施の形態にかかるペーサ／セグメントリカバリ部によるセグメントリカバリ処理の一例を示すフローチャートである。図９に示したペーサ／セグメントリカバリ部９２７は、たとえば図１１に示す各ステップを実行する。上述のように、ペーサ処理においてトークンカウンタの値が１以上になると読み出し指示が発行される。
まず、ペーサ／セグメントリカバリ部９２７は、図１０に示したペーサ処理により読み出し要求が発行されたか否かを判断し（ステップＳ１１０１）、読み出し要求が発行されるまで待つ（ステップＳ１１０１：Ｎｏのループ）。読み出し要求が発行されると（ステップＳ１１０１：Ｙｅｓ）、ペーサ／セグメントリカバリ部９２７は、ステップＳ１１０２へ移行する。すなわち、ペーサ／セグメントリカバリ部９２７は、リオーダバッファ９２６のＯＤＵセグメント側のメモリ９２６ａに読み出し対象のＯＤＵセグメントが書き込まれているか否かを判断する（ステップＳ１１０２）。
ステップＳ１１０２において、読み出し対象のＯＤＵセグメントが書き込まれている場合（ステップＳ１１０２：Ｙｅｓ）は、ペーサ／セグメントリカバリ部９２７は、ステップＳ１１０３へ移行する。すなわち、ペーサ／セグメントリカバリ部９２７は、リオーダバッファ９２６のＯＤＵセグメント側のメモリ９２６ａから読み出し対象のＯＤＵセグメントを読み出す（ステップＳ１１０３）。つぎに、ペーサ／セグメントリカバリ部９２７は、トークンカウンタを１セグメント分減算し（ステップＳ１１０４）、ステップＳ１１０１へ戻る。
ステップＳ１１０２において、読み出し対象のＯＤＵセグメントが書き込まれていない場合（ステップＳ１１０２：Ｎｏ）は、読み出し対象のＯＤＵセグメントは廃棄済みである。また、読み出し対象のＯＤＵセグメントと同一のパリティグループ内のセグメントの受信数は３以下である。この場合に、ペーサ／セグメントリカバリ部９２７は、読み出し対象のＯＤＵセグメントと同一のパリティグループ内のセグメントの受信数が３であるか否かを判断する（ステップＳ１１０５）。
ステップＳ１１０５において、セグメントの受信数が３である場合（ステップＳ１１０５：Ｙｅｓ）は、読み出し対象のＯＤＵセグメントと同一のパリティグループ内の２つのＯＤＵセグメントおよびパリティセグメントが受信済みである。そして、これらのセグメントに基づくＸＯＲ’ｄセグメントがリオーダバッファ９２６のＸＯＲ’ｄセグメント側のメモリ９２６ｂに書き込まれており、このＸＯＲ’ｄセグメントは読み出し対象のＯＤＵセグメントと同一である。この場合に、ペーサ／セグメントリカバリ部９２７は、リオーダバッファ９２６のＸＯＲ’ｄセグメント側のメモリ９２６ｂから読み出し対象のＯＤＵセグメント（ＸＯＲ’ｄセグメント）を読み出し（ステップＳ１１０６）、ステップＳ１１０４へ移行する。
ステップＳ１１０５において、セグメントの受信数が３でない場合（ステップＳ１１０５：Ｎｏ）は、読み出し対象のＯＤＵセグメントと同一のパリティグループ内のセグメントの受信数は２以下（≦２）である。この場合は読み出し対象のＯＤＵセグメントと同一のＸＯＲ’ｄセグメントはリオーダバッファ９２６のＸＯＲ’ｄセグメント側のメモリ９２６ｂに書き込まれていない。この場合に、ペーサ／セグメントリカバリ部９２７は、読み出し対象のＯＤＵセグメントの読み出しを行わずにステップＳ１１０４へ移行する。このように、ペーサ／セグメントリカバリ部９２７は、ＯＤＵセグメントの読み出しの有無には関わらずにトークンカウンタを１セグメント分減算する。
（実施の形態にかかるＯＤＵセグメントの送信フォーマット）
図１２は、実施の形態にかかるＯＤＵセグメントの送信フォーマットの一例を示す図である。ラインカード２１１～２１ｉとラインカード２３１～２３ｊとの間のＯＤＵセグメントの送信フォーマットには、たとえば図１２に示すＯＤＵセグメント１２００を用いることができる。図１２に示すＯＤＵセグメント１２００は、パケットスイッチ２２１～２２４がＭＰＬＳスイッチ（Ｐルータ）の場合用のＰＷＥ３／ＭＰＬＳベースのフォーマットである。
たとえば、ＯＤＵセグメント１２００は、ＯＦＰヘッダ１２０１と、ＯＤＵペイロード１２０２と、ＰＷＭＣＷ１２０３と、Ｄｅｍｕｌｔｉｐｌｅｘｅｒ１２０４と、ＥＬＩ１２０５と、Ｅｎｔｒｏｐｙラベル１２０６と、を含む。また、ＯＤＵセグメント１２００は、Ｐ２Ｐ／Ｐ２ＭＰトンネリングラベル１２０７と、ＥｔｈｅｒＴｙｐｅ１２０８と、ＭＡＣ宛先アドレス１２０９と、ＭＡＣ送信元アドレス１２１０と、ＦＥＣ符号１２２０と、ＦＣＳ１２３０と、を含む。ＥＬＩはＥｎｔｒｏｐｙ Ｌａｂｅｌ Ｉｎｄｉｃａｔｏｒの略である。
ＯＦＰヘッダ１２０１（ＯＦＰ Ｈｅａｄｅｒ）およびＯＤＵペイロード１２０２（ＯＤＵｋ／ＯＤＵｆｌｅｘ／ＯＤＵＣｎ Ｐａｙｌｏａｄ）は、たとえば図９に示したＯＦＰインタフェース９０１からヘッダ挿入部９０２へ出力されるＯＤＵセグメントである。ＯＤＵペイロード１２０２は、たとえば、ＯＤＵｋ、ＯＤＵｆｌｅｘまたはＯＤＵＣｎのペイロードである。ＯＤＵｋはＯｐｔｉｃａｌ－ｃｈａｎｎｅｌ Ｄａｔａ Ｕｎｉｔ－ｋの略である。ＯＤＵｆｌｅｘはＯｐｔｉｃａｌ－ｃｈａｎｎｅｌ Ｄａｔａ Ｕｎｉｔ－ｆｌｅｘの略である。ＯＤＵＣｎはＯｐｔｉｃａｌ－ｃｈａｎｎｅｌ Ｄａｔａ Ｕｎｉｔ １００Ｇ×ｎの略である。
たとえば、ヘッダ挿入部９０２は、ＯＦＰインタフェース９０１から出力されたＯＤＵセグメントに対して、ＯＤＵのＰＷＭＣＷ１２０３（ＯＤＵ ＰＷ ＭＰＬＳ Ｃｏｎｔｒｏｌ Ｗｏｒｄ）をヘッダとして挿入する。たとえば、ヘッダ挿入部９０２は、ＰＷＭＣＷ１２０３として、ＰＷＭＣＷ識別子（００００［０：３］）、フラグ（Ｆｌａｇｓ［４：７］）、セグメント長（ＳＬＥＮ［８：９］）、シーケンス番号（Ｓｅｑｕｅｎｃｅ Ｎｕｍｂｅｒ［１６：３１］）を挿入する。セグメント長（ＳＬＥＮ［８：９］）は、ＯＤＵセグメントのデータ長を示す。
すなわち、ＯＤＵセグメントはクライアント信号を分割して生成されるため、各ＯＤＵセグメントのデータ長はクライアント信号のデータ長に応じて可変である。このため、ＯＤＵペイロード１２０２にパディング１２０２ａを設けることにより全体のデータ長はＢ＋１バイトに固定される。これに対して、セグメント長（ＳＬＥＮ［８：９］）は、ＯＤＵセグメントの元々のデータ長を示す。これにより、受信側は、ＯＤＵセグメント１２００におけるパディング１２０２ａの長さを判定し、パディング１２０２ａを正しく再生することが可能になる。
また、ヘッダ挿入部９０２は、ＯＤＵセグメントのシーケンス番号の下位２ビット（Ｓｅｑｕｅｎｃｅ Ｎｕｍｂｅｒ［３０：３１］）については“００”、“０１”または“１０”とし、“１１”はパリティセグメント用にする。
また、ヘッダ挿入部９０２は、挿入したセグメント長（ＳＬＥＮ［８：９］）に従って、ＯＤＵペイロード１２０２にパディング１２０２ａ（Ｐａｄｄｉｎｇ）を挿入する。パディング１２０２ａは、０オクテット、１オクテットまたは２オクテットの領域である。ヘッダ挿入部９０２は、ＯＤＵペイロード１２０２とパディング１２０２ａの合計サイズがＢ＋１オクテット（バイト）となるようにパディング１２０２ａを挿入する。
また、ヘッダ挿入部９０２は、Ｄｅｍｕｌｔｉｐｌｅｘｅｒ１２０４（ＰＷ ｌａｂｅｌ）をヘッダとして挿入する。たとえば、ヘッダ挿入部９０２は、各トンネル（ＬＳＰまたはＶＬＡＮ／Ｅｔｈｅｒｎｅｔ接続）内の個々のＰＷＥ３（＝ＯＤＵチャネル）の識別用のＤｅｍｕｌｔｉｐｌｅｘｅｒ１２０４（ＰＷ ｌａｂｅｌ）を挿入する。ＬＳＰはＬａｂｅｌ Ｓｗｉｔｃｈｅｄ Ｐａｔｈの略である。ＶＬＡＮはＶｉｒｔｕａｌ Ｌｏｃａｌ Ａｒｅａ Ｎｅｔｗｏｒｋ（仮想構内通信網）の略である。
また、ヘッダ挿入部９０２は、設定に従い、ＥＣＭＰの負荷分散用のＥＬＩ１２０５およびＥｎｔｒｏｐｙラベル１２０６（Ｅｎｔｒｏｐｙ Ｌａｂｅｌ）をヘッダとして挿入してもよい。なお、ＥＬＩ１２０５およびＥｎｔｒｏｐｙラベル１２０６は、ラインカード２１１～２１ｉからパケットスイッチ２２１～２２４への振り分けを、シーケンス番号の下位２ビット（Ｓｅｑｕｅｎｃｅ Ｎｕｍｂｅｒ［３０：３１］）に従って固定的に行う場合には使用されない領域である。
また、ヘッダ挿入部９０２は、Ｐ２Ｐ／Ｐ２ＭＰトンネリングラベル１２０７（Ｐ２Ｐ／Ｐ２ＭＰ ｔｕｎｎｅｌ ｌａｂｅｌ）をヘッダとして挿入する。Ｐ２Ｐ／Ｐ２ＭＰトンネリングラベル１２０７は、たとえばＯＤＵチャネルをカプセル化したＰＷの宛先ピアへのＬＳＰに対応したＭＰＬＳラベルである。
また、ヘッダ挿入部９０２は、ＥｔｈｅｒＴｙｐｅ１２０８をヘッダとして挿入する。図１２に示すＰＷＥ３／ＭＰＬＳベースのフォーマットにおいては、ＥｔｈｅｒＴｙｐｅ１２０８は、“０ｘ８８４７”である。なおＥｔｈｅｒＴｙｐｅ１２０８はヘッダ挿入部９０２ではなく後段のＰＨＹ／ＭＡＣ部９１０～９１３のＭＡＣ処理において挿入することも可能である。
図９に示したＦＥＣエンコーダ９０４は、たとえばＯＦＰヘッダ１２０１、ＯＤＵペイロード１２０２およびＤｅｍｕｌｔｉｐｌｅｘｅｒ１２０４に基づくＦＥＣ符号１２２０を挿入する。一例としては、ＦＥＣ符号１２２０には、符号シンボル長ｎ＝２６、情報シンボル長ｋ＝２０、誤り訂正可能シンボル数ｔ＝３、シンボル長ｍ＝５ビットのＲＳ符号（ＲＳ（２６，２０，３，５）ＦＥＣ）を用いることができる。ＲＳ（２６，２０，３，５）符号のパリティビットは３０［ｂｉｔ］＝５ｘ（２６－２０）のため、２ビットのパディングを付与する。
図９に示したＰＨＹ／ＭＡＣ部９１０～９１３のそれぞれは、たとえば、ＭＡＣ層の送信処理において、ＯＤＵセグメント１２００に対するエラー監視用のＦＣＳ１２３０を挿入する。
ＯＤＵセグメントの送信フォーマットについて説明したが、パリティセグメントの送信フォーマットについてもＯＤＵセグメントの送信フォーマットと同様である。たとえば、パリティセグメントのＯＦＰヘッダ１２０１、ＯＤＵペイロード１２０２（パディング１２０２ａを含む）およびＰＷＭＣＷ１２０３は、同一のパリティグループ内の各ＯＤＵセグメントの同じ領域のＸＯＲにより計算される（たとえば図１４参照）。また、パリティセグメントのその他の領域（たとえばＤｅｍｕｌｔｉｐｌｅｘｅｒ１２０４）の値は、同一のパリティグループ内の各ＯＤＵセグメントの同じ領域と同一の値に設定される。
たとえば、上述したＭをＭ＝２m－１（ｍ＝２，３，４，…）とした場合は、同一のパリティグループ内の各ＯＤＵセグメントのＳｅｑｕｅｎｃｅ ＮｕｍｂｅｒのＸＯＲによりパリティセグメントのＳｅｑｕｅｎｃｅ Ｎｕｍｂｅｒを生成することができる。なお、パリティセグメントのＰＷＭＣＷ１２０３は設定ベースの値としてもよい。
図１３は、実施の形態にかかるＯＤＵセグメントの送信フレームのフォーマットの他の一例を示す図である。ラインカード２１１～２１ｉとラインカード２３１～２３ｊとの間のＯＤＵセグメントの送信フォーマットには、たとえば図１３に示すＯＤＵセグメント１３００を用いることができる。図１３に示すＯＤＵセグメント１３００は、パケットスイッチ２２１～２２４がＬ２スイッチ（ＭＡＣブリッジ）の場合のＭＡＣ転送用のフォーマットである。本発明によれば、宛先であるＥｇｒｅｓｓ側ラインカードへの到達性に関わらずＩｎｇｒｅｓｓ側から静的なリンク振り分けが可能となるため、ルーティング・プロトコルなどを利用せずにＭＡＣアドレスに従ったＬ２転送させることも可能である。
図１３に示すＭＡＣ転送用フォーマットにおいて、ヘッダ挿入部９０２は、図１２に示したＰＷＭＣＷ１２０３と同様のＣＷ１３０１（Ｃｏｎｔｒｏｌ Ｗｏｒｄ）を挿入する。また、ＭＡＣ転送用フォーマットにおいて、ヘッダ挿入部９０２は、ＯＤＵチャネルの識別子として、図１２に示したＤｅｍｕｌｔｉｐｌｅｘｅｒ１２０４相当のＤｅｍｕｌｔｉｐｌｅｘｅｒ１３０２を挿入する。ただし、図１３に示したＤｅｍｕｌｔｉｐｌｅｘｅｒ１３０２は、図１２に示したＤｅｍｕｌｔｉｐｌｅｘｅｒ１２０４のようなｓｈｉｍヘッダのフォーマットに従わなくてもよい。
また、ヘッダ挿入部９０２は、ＭＡＣ宛先アドレス１２０９（ＭＡＣ ＤＡ）およびＭＡＣ送信元アドレス１２１０（ＭＡＣ ＳＡ）をヘッダとして挿入する。たとえば、ヘッダ挿入部９０２は、カプセル化されたＯＤＵチャネルの宛先（たとえばラインカード２３１～２３ｊのいずれか）を表すＭＡＣ宛先アドレス１２０９を挿入する。このＭＡＣ宛先アドレス１２０９は、ユニキャストまたはマルチキャストのアドレスとすることができる。また、ヘッダ挿入部９０２は、自装置（たとえばラインカード２１１～２１ｉのいずれか）を表すＭＡＣ送信元アドレス１２１０を挿入する。
また、ヘッダ挿入部９０２は、ＥｔｈｅｒＴｙｐｅ１２０８を挿入する。また、ヘッダ挿入部９０２は、設定に従い、ＶＬＡＮラベル１３０３をヘッダとして挿入してもよい。
（実施の形態にかかる水平パリティの計算）
図１４は、実施の形態にかかる水平パリティの計算の一例を示す図である。図１４においては、ＰＷＥ３／ＭＰＬＳベースのフォーマットを用いる場合（図１２参照）について説明する。図１４において、図１２に示した部分と同様の部分については同一の符号を付して説明を省略する。図１４に示すセグメント１４００（＃１～＃３）は３個の連続するＯＤＵセグメントのそれぞれの一部である。図１４に示すセグメント１４００（＃４）はセグメント１４００（＃１～＃３）に基づいて計算されたパリティセグメントの一部である。すなわち、セグメント１４００（＃１～＃４）は、同一のパリティグループの各セグメントである。
ＯＦＰヘッダ１２０１（＃１～＃４）は、それぞれセグメント１４００（＃１～＃４）におけるＯＦＰヘッダ１２０１である。ＯＤＵペイロード１２０２（＃１～＃４）は、それぞれセグメント１４００（＃１～＃４）におけるＯＤＵペイロード１２０２である。パディング１２０２ａ（＃１～＃４）は、それぞれセグメント１４００（＃１～＃４）におけるパディング１２０２ａである。
ＰＷＭＣＷ１２０３（＃１～＃４）は、それぞれセグメント１４００（＃１～＃４）におけるＰＷＭＣＷ１２０３である。ＰＷＭＣＷ識別子１２０３ａ（＃１～＃４）は、それぞれセグメント１４００（＃１～＃４）におけるＰＷＭＣＷ１２０３のＰＷＭＣＷ識別子の００００［０：３］である。フラグ１２０３ｂ（＃１～＃４）は、それぞれセグメント１４００（＃１～＃４）におけるＰＷＭＣＷ１２０３のフラグ（Ｆｌａｇｓ［４：７］）である。セグメント長１２０３ｃ（＃１～＃４）は、それぞれセグメント１４００（＃１～＃４）におけるＰＷＭＣＷ１２０３のセグメント長（ＳＬＥＮ［８：９］）である。レングス１２０３ｄ（＃１～＃４）は、それぞれセグメント１４００（＃１～＃４）におけるＰＷＭＣＷ１２０３のレングス（Ｌｅｎｇｔｈ［１０：１５］）である。シーケンス番号１２０３ｅ（＃１～＃４）は、それぞれセグメント１４００（＃１～＃４）におけるＰＷＭＣＷ１２０３のシーケンス番号（Ｓｅｑｕｅｎｃｅ Ｎｕｍｂｅｒ［１６：３１］）である。
先ず、前述のようにセグメント１４００（＃１～＃４）は、同一のパリティグループのセグメントであるため、セグメント１４００（＃１～＃４）のＤｅｍｕｌｔｉｐｌｅｘｅｒ１２０４の値は同一の値である。同様に、セグメント１４００（＃１～＃４）のシーケンス番号１２０３ｅの上位１４ビット［１６：２９］の値も同一の値である。また、前述のように、セグメント１４００（＃１～＃４）のシーケンス番号１２０３ｅの下位２ビット［３０：３１］はそれぞれ００、０１、１０、１１である。
一方、セグメント１４００（＃４）のＰＷＭＣＷ識別子１２０３ａ、フラグ１２０３ｂ、セグメント長１２０３ｃおよびレングス１２０３ｄはそれぞれ、セグメント１４００（＃１～＃３）のＰＷＭＣＷ識別子１２０３ａ、フラグ１２０３ｂ、セグメント長１２０３ｃおよびレングス１２０３ｄのそれぞれのＸＯＲの演算の結果である。また、たとえば、セグメント１４００（＃４）のＯＦＰヘッダ１２０１（Ｐａｒｉｔｙ）は、セグメント１４００（＃１～＃３）のＯＦＰヘッダ１２０１のＸＯＲ演算の結果である。また、セグメント１４００（＃４）のＯＤＵペイロード１２０２（Ｐａｒｉｔｙ）は、セグメント１４００（＃１～＃３）のＯＤＵペイロード１２０２のＸＯＲ演算の結果である。また、セグメント１４００（＃４）のパディング１２０２ａ（Ｐａｒｉｔｙ）は、セグメント１４００（＃１～＃３）のパディング１２０２ａのＸＯＲ演算の結果である。
つまり、水平パリティの演算範囲、もしくは水平パリティによる復元処理の保護対象範囲は、一般に、シーケンス番号１２０３ｅを除くＰＷＭＣＷ１２０３からパディング１２０２ａまでの範囲であり、シーケンス番号１２０３ｅおよびＭＰＬＳラベル（１２０７，１２０５，１２０６，１２０４）やＥｔｈｅｒｎｅｔフレームのヘッダ（１２０９，１２０１０，１２０８，１２３０）はその対象外である。
ここで、上述したＭをＭ＝２m－１（ｍ＝２，３，４，…）とした場合は、セグメント１４００（＃４）のシーケンス番号１２０３ｅも含めたＰＷＭＣＷ１２０３全体は、セグメント１４００（＃１～＃３）のＰＷＭＣＷ１２０３のＸＯＲ演算の結果と一致する。つまり、この場合は水平パリティの演算範囲をＰＷＭＣＷ１２０３からパディング１２０２ａまでの範囲とできる。一方、セグメント１４００（＃４）のＰＷＭＣＷ識別子１２０３ａ、フラグ１２０３ｂおよびレングス１２０３ｄは、セグメント１４００（＃１～＃３）のＰＷＭＣＷ識別子１２０３ａ、フラグ１２０３ｂおよびレングス１２０３ｄと同一の値となる。
たとえば、セグメント１４００（＃４）のＰＷＭＣＷ識別子１２０３ａ（＃４）は、それぞれセグメント１４００（＃１～＃３）のＰＷＭＣＷ識別子１２０３ａ（＃１～＃３）のＸＯＲにより計算される。図１４に示す例ではＰＷＭＣＷ識別子１２０３ａ（＃１～＃３）はそれぞれ“００００”の同一の固定値であるためＰＷＭＣＷ識別子１２０３ａ（＃４）も“００００”になる。したがって、ＰＷＭＣＷ識別子１２０３ａ（＃１～＃４）には常に“００００”の固定値を挿入してもよい。
セグメント１４００（＃４）のフラグ１２０３ｂ（＃４）は、それぞれセグメント１４００（＃１～＃３）のフラグ１２０３ｂ（＃１～＃３）のＸＯＲにより計算される。図１４に示す例ではフラグ１２０３ｂ（＃１～＃３）はそれぞれ“ＸＳＦ”の同一の固定値であるためフラグ１２０３ｂ（＃４）も“ＸＳＦ”の同一の固定値になる。したがって、フラグ１２０３ｂ（＃１～＃４）には設定に従った固定値を挿入してもよい。
セグメント１４００（＃４）のセグメント長１２０３ｃ（＃４）は、それぞれセグメント１４００（＃１～＃３）のセグメント長１２０３ｃ（＃１～＃３）のＸＯＲにより計算される。図１４に示す例ではセグメント長１２０３ｃ（＃１～＃３）はそれぞれ“ｐｑ”、“ｒｓ”および“ｔｕ”であるためセグメント長１２０３ｃ（＃４）は“ｖｗ”（０ｂｐｑ ＸＯＲ ０ｂｒｓ ＸＯＲ ０ｂｔｕ＝０ｂｖｗ）になる。つまり、セグメント１４００（＃４）のセグメント長１２０３ｃ（＃４）は、ＯＦＰヘッダ１２０１（＃４）、ＯＤＵペイロード１２０２（＃４）、パディング１２０２ａ（＃４）と同様にパリティセグメントによる復元処理の保護対象である。なお接頭語の“０ｂ”は２進数を示す。
セグメント１４００（＃４）のレングス１２０３ｄ（＃４）は、それぞれセグメント１４００（＃１～＃３）のレングス１２０３ｄ（＃１～＃３）のＸＯＲにより計算される。図１４に示す例ではレングス１２０３ｄ（＃１～＃３）はそれぞれ“００００００”の同一の固定値であるためレングス１２０３ｄ（＃４）も“００００００”の同一の固定値になる。したがって、レングス１２０３ｄ（＃１～＃４）には常に“００００００”の固定値を挿入してもよい。
セグメント１４００（＃４）のシーケンス番号１２０３ｅ（＃４）は、それぞれセグメント１４００（＃１～＃３）のシーケンス番号１２０３ｅ（＃１～＃３）のＸＯＲにより計算することも可能である。図１４に示す例ではシーケンス番号１２０３ｅ（＃１～＃３）の［１６：２９］はそれぞれ“ａｂｃｄｅｆｇｈｉｊｋｌｍｎ”の同一の値であるためシーケンス番号１２０３ｅ（＃４）の［１６：２９］も“ａｂｃｄｅｆｇｈｉｊｋｌｍｎ”の同一の値になる。また、シーケンス番号１２０３ｅ（＃１～＃３）の［３０：３１］はそれぞれ“００”、“０１”および“１０”であるためシーケンス番号１２０３ｅ（＃４）の［３０：３１］は“１１”（０ｂ００ ＸＯＲ ０ｂ０１ ＸＯＲ ０ｂ１０＝０ｂ１１）になる。
（実施の形態にかかる各送信セグメント）
図１５は、実施の形態にかかる各送信セグメントの一例を示す図である。図９に示したヘッダ挿入部９０２は、たとえば図１５に示すＯＤＵセグメント１５００～１５０２（０－０～０－２），１５１０～１５１２（１－０～１－２），１５２０～１５２２（２－０～２－２），１５３０～１５３２（３－０～３－２）を生成する。図１５に示す例では、各セグメントのセグメント長を８バイトとし、１バイト（８ビット）毎に８行で図示している。
図９に示したパリティセグメント生成部９０３は、ＯＤＵセグメント１５００～１５０２（０－０～０－２）をビット毎にＸＯＲ演算することによりパリティセグメント１５０３（０－Ｐ）を生成する。また、パリティセグメント生成部９０３は、ＯＤＵセグメント１５１０～１５１２（１－０～１－２）をビット毎にＸＯＲ演算することによりパリティセグメント１５１３（１－Ｐ）を生成する。
また、パリティセグメント生成部９０３は、ＯＤＵセグメント１５２０～１５２２（２－０～２－２）をビット毎にＸＯＲ演算することによりパリティセグメント１５２３（２－Ｐ）を生成する。また、パリティセグメント生成部９０３は、ＯＤＵセグメント１５３０～１５３２（３－０～３－２）をビット毎にＸＯＲ演算することによりパリティセグメント１５３３（３－Ｐ）を生成する。
そして、ＦＩＣ９００の送信側は、まず、ＯＤＵセグメント１５００～１５０２（０－０～０－２）およびパリティセグメント１５０３（０－Ｐ）をそれぞれパケットスイッチ２２１～２２４へ送信する。つぎに、ＦＩＣ９００は、ＯＤＵセグメント１５１０～１５１２（１－０～１－２）およびパリティセグメント１５１３（１－Ｐ）をそれぞれパケットスイッチ２２１～２２４へ送信する。
つぎに、ＦＩＣ９００は、ＯＤＵセグメント１５２０～１５２２（２－０～２－２）およびパリティセグメント１５２３（２－Ｐ）をそれぞれパケットスイッチ２２１～２２４へ送信する。つぎに、ＦＩＣ９００は、ＯＤＵセグメント１５３０～１５３２（３－０～３－２）およびパリティセグメント１５３３（３－Ｐ）をそれぞれパケットスイッチ２２１～２２４へ送信する。
（実施の形態にかかる送信セグメントのビットエラー）
図１６は、実施の形態にかかる送信セグメントのビットエラーの一例を示す図である。図１６において、図１５に示した部分と同様の部分については同一の符号を付して説明を省略する。図１５に示した各送信セグメントのうち、バイト１６０１～１６０４においてビットエラーが発生したとする。
これらのビットエラーは、たとえば、ラインカード２１１とパケットスイッチ２２１～２２３との間や、パケットスイッチ２２１～２２３の内部や、パケットスイッチ２２１～２２３とラインカード２３１との間において発生する。
バイト１６０１は、ＯＤＵセグメント１５００の第４バイトである。バイト１６０１は、元は“１１０００１１０”であったがビットエラーにより“１００００１１０”になっている（第２ビットが反転している）。バイト１６０２は、ＯＤＵセグメント１５１２の第５バイトである。バイト１６０２は、元は“１１１０１００１”であったがビットエラーにより“１１１０１０１１”になっている（第７ビットが反転している）。
バイト１６０３は、パリティセグメント１５２３の第３バイトである。バイト１６０３は、元は“１０００００１１”であったがビットエラーにより“１００００１１１”になっている（第６ビットが反転している）。バイト１６０４は、ＯＤＵセグメント１５３１の第８バイトである。バイト１６０４は、元は“０１００１０１１”であったがビットエラーにより“０１１０１０１１”になっている（第３ビットが反転している）。
このような場合に、バイト１６０１～１６０４を含むＯＤＵセグメント１５００，１５１２，１５３１およびパリティセグメント１５２３は、パケットスイッチ２２１～２２３またはラインカード２３１において廃棄される。
（実施の形態にかかる送信セグメントの廃棄セグメントの復旧）
図１７は、実施の形態にかかる送信セグメントの廃棄セグメントの復旧の一例を示す図である。図１７において、図１５，図１６に示した部分と同様の部分については同一の符号を付して説明を省略する。Ｅｇｒｅｓｓ側のラインカード２３１は、図１７に示すように、たとえば、ＯＤＵセグメント１５０１，１５０２およびパリティセグメント１５０３のＸＯＲ演算を行うことにより元のＯＤＵセグメント１５００を復元することができる。
また、ラインカード２３１は、ＯＤＵセグメント１５１０，１５１１およびパリティセグメント１５１３のＸＯＲ演算を行うことにより元のＯＤＵセグメント１５１２を復元することができる。また、ラインカード２３１は、ＯＤＵセグメント１５２０～１５２２のＸＯＲ演算を行うことにより元のパリティセグメント１５２３を復元することができる。
また、ラインカード２３１は、ＯＤＵセグメント１５３０，１５３２およびパリティセグメント１５３３のＸＯＲ演算を行うことにより元のＯＤＵセグメント１５３１を復元することができる。これにより、ラインカード２３１は、廃棄されたＯＤＵセグメント１５００，１５１２，１５３１を含む正常な各ＯＤＵセグメントを得ることができる。なお、ラインカード２３１は、パリティセグメント１５２３についてはＯＤＵセグメントではないため復元を行わなくてもよい。
（実施の形態にかかるクロスコネクト装置のハードウェア構成）
図１８は、実施の形態にかかるクロスコネクト装置のハードウェア構成の一例を示す図である。図２に示したクロスコネクト装置２００は、たとえば図１８に示すクロスコネクト装置１８００により実現することができる。ただし、図１８に示す例では、クロスコネクト装置１８００が、パケットスイッチ２２１～２２４を備えず、外部のパケットスイッチ２２１～２２４を用いてスイッチングを行う構成について説明する。
図１８に示すように、クロスコネクト装置１８００は、ブレードマザーボード１８０１と、ＰＩＵ１８０２（＃１～＃４）と、ＣＰＵ１８０９と、フラッシュメモリ１８１０と、ＤＲＡＭ１８１１と、ＰＣＩｅスイッチ１８１２と、を備える。また、クロスコネクト装置１８００は、ＬＡＮスイッチ１８１３と、同期信号生成部１８１４と、コネクタ１８１５と、セレクタ１８１６と、を備える。また、クロスコネクト装置１８００は、直流電源１８１７と、ファン１８１８，１８１９と、監視制御インタフェース１８２０と、コネクタ１８２１と、を備える。
ＣＰＵはＣｅｎｔｒａｌ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ（中央処理装置）の略である。ＤＲＡＭはＤｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙの略である。ＬＡＮはＬｏｃａｌ Ａｒｅａ Ｎｅｔｗｏｒｋ（構内通信網）の略である。ＰＣＩｅはＰｅｒｉｐｈｅｒａｌ Ｃｏｍｐｏｎｅｎｔ Ｉｎｔｅｒｃｏｎｎｅｃｔ Ｅｘｐｒｅｓｓの略である。
ブレードマザーボード１８０１は、４枚のＰＩＵ１８０２（＃１～＃４）を収容するシャーシである。ＰＩＵ１８０２（＃１～＃４）のそれぞれは、たとえば図２に示したラインカード２１１～２１ｉ，２３１～２３ｊに対応する構成である。ＰＩＵ１８０２（＃１～＃４）は、それぞれＯＴＮフレーマ１８０３（＃１～＃４）、ＦＩＣ１８０４（＃１～＃４）、回線インタフェースモジュール１８０５（＃１～＃４）および回線インタフェースモジュール１８０６（＃１～＃４）を備える。また、ＰＩＵ１８０２（＃１～＃４）は、それぞれパワーコネクタ１８０７（＃１～＃４）およびコネクタ１８０８（＃１～＃４）を備える。
ＯＴＮフレーマ１８０３（＃１～＃４）のそれぞれは、たとえば図６，図８に示したＯＴＮフレーマ６２０，８２０に対応する構成である。ＦＩＣ１８０４（＃１～＃４）のそれぞれは、たとえば図６，図８に示したＦＩＣ６３０，８１０に対応する構成である。回線インタフェースモジュール１８０５（＃１～＃４）のそれぞれは、たとえば図６，図８に示した回線インタフェースモジュール６１１～６１４，８３１～８３４に対応する構成であり、たとえばＱＳＦＰ２８／ＱＳＦＰ＋やＱＳＦＰ＋である。回線インタフェースモジュール１８０６（＃１～＃４）のそれぞれは、たとえば図６，図８に示したＦＩＣ６３０，８１０におけるパケットスイッチ２２１～２２４の側のインタフェースであり、たとえばＱＳＦＰ２８である。
たとえば、上述したＩｎｇｒｅｓｓ側のラインカード２１１がＰＩＵ１８０２（＃１）であり、上述したＥｇｒｅｓｓ側のラインカード２３１がＰＩＵ１８０２（＃３）であるとする。この場合、回線インタフェースモジュール１８０５（＃１）からＰＩＵ１８０２（＃１）へ入力されたデータはＯＴＮフレーマ１８０３（＃１）およびＦＩＣ１８０４（＃１）によりセグメントとして回線インタフェースモジュール１８０６（＃１）から送信される。
回線インタフェースモジュール１８０６（＃１）から送信されたデータ（セグメント）は、パケットスイッチ２２１～２２４によってＰＩＵ１８０２（＃３）へ転送される。ＰＩＵ１８０２（＃３）へ転送されたデータは、回線インタフェースモジュール１８０６（＃３）から入力され、ＦＩＣ１８０４（＃３）およびＯＴＮフレーマ１８０３（＃３）によって回線インタフェースモジュール１８０５（＃３）から出力される。
パワーコネクタ１８０７（＃１～＃４）は、直流電源１８１７からの電源をそれぞれＰＩＵ１８０２（＃１～＃４）へ供給するコネクタ（ＰＷＲ ＣＮ）である。コネクタ１８０８（＃１～＃４）は、それぞれＰＩＵ１８０２（＃１～＃４）におけるＰＣＩｅスイッチ１８１２およびセレクタ１８１６との間のコネクタである。
また、ブレードマザーボード１８０１には、ＰＩＵ１８０２（＃１～＃４）の監視制御のために、ＣＰＵ１８０９と、フラッシュメモリ１８１０やＤＲＡＭ１８１１などのメモリ類と、が搭載される。たとえば、ＣＰＵ１８０９は、ＰＣＩｅスイッチ１８１２を介したＰＣＩｅバスによりＰＩＵ１８０２（＃１～＃４）の監視制御を行う。ＰＩＵ１８０２（＃１～＃４）の監視制御には、たとえばＯＴＮフレーマ１８０３（＃１～＃４）やＦＩＣ１８０４（＃１～＃４）などの監視制御が含まれる。また、ＣＰＵ１８０９は、ＬＡＮスイッチ１８１３を介してクロスコネクト装置１８００の外部との間で通信を行う。
同期信号生成部１８１４（ＳＹＮＣ）は、上述した装置内のリファレンスクロック（Ｃｌｏｃｋ）およびリファレンスタイミングパルス（Ｆｒａｍｅ Ｔｉｍｉｎｇ）を生成する。このリファレンスクロックおよびリファレンスタイミングパルスは、ＯＩＦ ＯＦＰのパケットスイッチ２２１～２２４によるＯＤＵスイッチ（ＣＥ技術）を実現するための信号である。ＯＩＦはＯｐｔｉｃａｌ Ｉｎｔｅｒｎｅｔｗｏｒｋｉｎｇ Ｆｏｒｕｍ（オプティカルインターネットワーキングフォーラム）の略である。同期信号生成部１８１４は、生成したリファレンスクロックおよびリファレンスタイミングパルスを、コネクタ１８１５を介してセレクタ１８１６へ出力する。
また、同期信号生成部１８１４（ＳＹＮＣ）は、現用（Ｗ）および冗長（Ｐ）が設けられ、リファレンスクロックおよびリファレンスタイミングパルスをそれぞれ２系統出力する。セレクタ１８１６は、２系統のリファレンスクロックおよびリファレンスタイミングパルスのうち１系統のリファレンスクロックおよびリファレンスタイミングパルスを選択してＰＩＵ１８０２（＃１～＃４）へ分配する。
直流電源１８１７は、ブレードマザーボード１８０１の各部品やＰＩＵ１８０２（＃１～＃４）に対して直流電源を供給する。また、直流電源１８１７は、直流電源の電圧変換を行うＤＣ／ＤＣコンバータを備え、電圧変換後の直流電源を供給してもよい。ファン１８１８，１８１９は、クロスコネクト装置１８００の内部を強制的に冷却する。
監視制御インタフェース１８２０は、クロスコネクト装置１８００の外部のＥＭＳやＮＭＳなどからの監視制御用パケットを受信する。そして、監視制御インタフェース１８２０は、受信した監視制御用パケットを、コネクタ１８２１およびＬＡＮスイッチ１８１３を介してＣＰＵ１８０９へ出力する。ＥＭＳはＥｌｅｍｅｎｔ Ｍａｎａｇｅｍｅｎｔ Ｓｙｓｔｅｍ（監視制御局）の略である。ＮＭＳはＮｅｔｗｏｒｋ Ｍａｎａｇｅｍｅｎｔ Ｓｙｓｔｅｍ（ネットワーク管理システム）の略である。
このように、クロスコネクト装置２００によれば、たとえばラインカード２１１へ入力されるデータ（クライアント信号）の分割により得られた連続する３（Ｍ）個のＯＤＵセグメント毎に、以下の処理を行うことができる。すなわち、その３個のＯＤＵセグメントと、その３個のＯＤＵセグメントに基づくパリティセグメントと、をパケットスイッチ２２１～２２４に振り分けて送信することができる。これにより、たとえばラインカード２３１が、パケットスイッチ２２１～２２４により転送される３個のＯＤＵセグメントおよびパリティセグメントの少なくとも３個の情報に基づいて、パケットスイッチ２２１へ入力されたデータを復元して出力することができる。
たとえば、装置内の障害やエラーにより３個のＯＤＵセグメントおよびパリティセグメントのうち１個の情報がラインカード２３１によって正常に受信されなくても、残りの３個の情報のＸＯＲ演算によりその１個の情報を算出し、データを復元することができる。
また、たとえば１＋１の冗長構成と比べて、総スイッチ容量および総リンク帯域が狭く、コストおよび消費電力の面で有利になる。また、１：３冗長が採られたスイッチファブリックの余剰帯域を活用するため、パリティセグメントを送受信するためのリンク帯域の増設は不要である。また、簡単な回路（たとえばＸＯＲ演算回路）の追加で廃棄セグメントやエラーセグメントの復元が可能になる。
また、スイッチ故障、リンク障害、パケット廃棄のそれぞれ共通の仕組みで対応することができる（図３～図５参照）。たとえば、障害が発生したスイッチやリンクを回避するための切替制御や、廃棄パケットやエラーパケットの再送が不要である。また、Ｅｇｒｅｓｓ側で廃棄パケットやエラーパケットを復元できるため、ヒットレス（Ｈｉｔｌｅｓｓ）な切り替えおよびエラーフリー（Ｅｒｒｏｒ－Ｆｒｅｅ）を実現することができる。
また、廃棄またはエラーが発生したセグメントの再送待ち合わせが不要であるため、ＯＤＵ ｌａｔｅｎｃｙの増加が少ない。なお、上述したパリティセグメントの待ち合わせによるＯＤＵ ｌａｔｅｎｃｙの増加はＯＤＵ０でも３．２［μｓ］程度である。
また、ラインカード２１１～２１ｉからパケットスイッチ２２１～２２４への振り分けは静的にすることができるため、ロードシェア（Ｌｏａｄ Ｓｈａｒｅ）などの動的な振り分け回路が不要になる他、ラインカード２１１～２１ｉにスイッチ故障やリンク障害を通知するための障害通知プロトコル、ないしは宛先ラインカード２３１～２３ｉへの到達性を通知するルーティング・プロトコルやシグナリング・プロトコルが不要になる。
また、上述したＭについて、ＭをＭ＝２m－１（ｍは２以上の自然数）としてもよい。図２等に示した例ではＭ＝３（ｍ＝２）である。これにより、同一のパリティグループ内の各ＯＤＵセグメントのシーケンス番号のＸＯＲによりパリティセグメントのシーケンス番号を生成することができる。また、同一パリティグループになるＭ＋１個のセグメントが、ＰＷＭＣＷのシーケンス番号の上位（１６－Ｌｏｇ2（Ｍ＋１））ビットにより識別可能になる。また、同一パリティグループ内のＭ個のＯＤＵセグメントおよびパリティセグメントをＰＷＭＣＷのシーケンス番号の下位Ｌｏｇ2（Ｍ＋１）ビットにより識別可能になる。
また、上述したＮについて、Ｎ＋１＝２(m+k)（ｋは０以上の自然数）としてもよい。図２等に示した例ではＮ＝３（ｍ＝２、ｋ＝０）である。これにより、入力部１１１は、シーケンス番号の下位（ｍ＋ｋ）ビットを参照することにより、連続するＭ個のＯＤＵセグメントおよび対応するパリティセグメントの組み合わせをパケットスイッチ２２１～２２４へ固定的に振り分けて送信することが可能になる。このため、たとえばラインカード２１１の回路の簡単化を図ることができる。
以上説明したように、伝送装置、伝送方法および処理装置によれば、伝送遅延およびサービス中断を抑制することができる。
上述した各実施の形態に関し、さらに以下の付記を開示する。
（付記１）複数の入力部から入力される各データを、Ｎ＋１個（Ｎは２以上の自然数）のスイッチを用いてそれぞれ複数の出力部のいずれかから出力する伝送装置であって、
前記複数の入力部に含まれる第１入力部であって、入力されるデータを所定単位の部分データに分割し、分割により得られた連続するＭ個（Ｍは２以上かつＮ以下の自然数）の部分データ毎に、前記Ｍ個の部分データと、前記Ｍ個の部分データに基づく水平パリティと、を前記Ｎ＋１個のスイッチに振り分けて送信する第１入力部と、
前記複数の出力部に含まれる出力部であって、前記第１入力部により前記Ｎ＋１個のスイッチに振り分けて送信され前記Ｎ＋１個のスイッチにより転送される前記Ｍ個の部分データおよび前記水平パリティの少なくともいずれかに基づいて、前記第１入力部へ入力された前記データを復元し、復元した前記データを出力する出力部と、
を含むことを特徴とする伝送装置。
（付記２）前記Ｎ＋１個のスイッチにより処理可能なデータの総帯域は、前記複数の入力部から送信される各データの総帯域より広く、かつ前記複数の入力部から送信される各データの総帯域の２倍より狭いことを特徴とする付記１に記載の伝送装置。
（付記３）Ｍ＝２m－１（ｍは２以上の自然数）であり、
前記第１入力部は、前記Ｍ個の部分データ毎に、それぞれシーケンス番号を含むヘッダを付した前記Ｍ個の部分データと、前記Ｍ個の部分データに付した各シーケンス番号の排他的論理和であるシーケンス番号を含むヘッダを付した前記水平パリティと、を前記Ｎ＋１個のスイッチに振り分けて送信する
ことを特徴とする付記１または２に記載の伝送装置。
（付記４）Ｎ＋１＝２（ｋは０以上の自然数）であることを特徴とする付記３に記載の伝送装置。
（付記５）前記第１入力部は、前記Ｍ個の部分データ毎に、前記Ｍ個の部分データに付した前記ヘッダと、前記水平パリティに付した前記ヘッダと、にそれぞれ前方誤り訂正符号を付し、前記前方誤り訂正符号を付した前記Ｍ個の部分データおよび前記水平パリティを送信し、
前記出力部は、前記Ｍ個の部分データおよび前記水平パリティについて前記前方誤り訂正符号に基づく誤り訂正処理を行い、前記誤り訂正処理を行った前記Ｍ個の部分データおよび前記水平パリティにそれぞれ付された前記ヘッダの内容の適格性を判定する
ことを特徴とする付記３または４に記載の伝送装置。
（付記６）前記部分データは、前記部分データのデータ長が一定になるように挿入されたパディングと、前記パディングの挿入前の前記部分データのデータ長を示すヘッダと、を含むことを特徴とする付記１～５のいずれか一つに記載の伝送装置。
（付記７）複数の入力部から入力される各データを、Ｎ＋１個（Ｎは２以上の自然数）のスイッチを用いてそれぞれ複数の出力部のいずれかから出力する伝送方法であって、
前記複数の入力部に含まれる第１入力部が、入力されるデータを所定単位の部分データに分割し、分割により得られた連続するＭ個（Ｍは２以上かつＮ以下の自然数）の部分データ毎に、前記Ｍ個の部分データと、前記Ｍ個の部分データに基づく水平パリティと、を前記Ｎ＋１個のスイッチに振り分けて送信し、
前記複数の出力部に含まれる出力部が、前記第１入力部により前記Ｎ＋１個のスイッチに振り分けて送信され前記Ｎ＋１個のスイッチにより転送される前記Ｍ個の部分データおよび前記水平パリティの少なくともいずれかに基づいて、前記第１入力部へ入力された前記データを復元し、復元した前記データを出力する
ことを特徴とする伝送方法。
（付記８）複数の入力部から入力される各データを、Ｎ＋１個（Ｎは２以上の自然数）のスイッチを用いてそれぞれ複数の出力部のいずれかから出力する伝送装置の前記複数の入力部に含まれる第１入力部に適用される処理装置であって、
前記第１入力部へ入力されるデータを所定単位の部分データに分割する処理部と、
前記処理部の分割により得られた連続するＭ個（Ｍは２以上かつＮ以下の自然数）の部分データ毎に、前記Ｍ個の部分データと、前記Ｍ個の部分データに基づく水平パリティと、を前記Ｎ＋１個のスイッチに振り分けて送信する送信部と、
を備えることを特徴とする処理装置。
（付記９）複数の入力部から入力される各データを、Ｎ＋１個（Ｎは２以上の自然数）のスイッチを用いてそれぞれ複数の出力部のいずれかから出力する伝送装置の前記複数の出力部に含まれる出力部に適用される処理装置であって、
前記複数の入力部に含まれる第１入力部であって、入力されるデータを所定単位の部分データに分割し、分割により得られた連続するＭ個（Ｍは２以上かつＮ以下の自然数）の部分データ毎に、前記Ｍ個の部分データと、前記Ｍ個の部分データに基づく水平パリティと、を前記Ｎ＋１個のスイッチに振り分けて送信する第１入力部により前記Ｎ＋１個のスイッチに振り分けて送信され前記Ｎ＋１個のスイッチにより転送される前記Ｍ個の部分データおよび前記水平パリティを受信する受信部と、
前記受信部によって受信された前記Ｍ個の部分データおよび前記水平パリティの少なくともいずれかに基づいて、前記第１入力部へ入力された前記データを復元し、復元した前記データを出力する処理部と、
を備えることを特徴とする処理装置。
１００ 伝送装置
１１１，１１２，… 入力部
１２１～１２Ｎ＋１ スイッチ
１３１，１３２，… 出力部
２００，１８００ クロスコネクト装置
２１１～２１ｉ，２３１～２３ｊ ラインカード
２２１～２２４ パケットスイッチ
６１１～６１４，８３１～８３４，１８０５，１８０６ 回線インタフェースモジュール
６２０，８２０，１８０３ ＯＴＮフレーマ
６３０，８１０，９００，１８０４ ＦＩＣ
６３１，７１０，７４０，８１１，９１０～９１７ ＰＨＹ／ＭＡＣ部
７２０ スイッチ部
７３１～７３ｊ パケットバッファ
９０１ ＯＦＰインタフェース
９０２ ヘッダ挿入部
９０３ パリティセグメント生成部
９０４ ＦＥＣエンコーダ
９０５ レーン振分部
９０６～９０９ 絶対優先制御部
９１８～９２１ パーサ
９２２ ＯＡＭ抽出／挿入部
９２３ ＦＥＣデコーダ
９２４ 第１ヘッダエラー検出部
９２５ セグメントＸＯＲ演算部
９２６ リオーダバッファ
９２６ａ，９２６ｂ メモリ
９２７ ペーサ／セグメントリカバリ部
９２８ 第２ヘッダエラー検出／除去部
１００１ 初期化処理
１００２ トークン追加処理
１２００，１３００，１５００～１５０２，１５１０～１５１２，１５２０～１５２２，１５３０～１５３２ ＯＤＵセグメント
１２０１ ＯＦＰヘッダ
１２０２ ＯＤＵペイロード
１２０２ａ パディング
１２０３ ＰＷＭＣＷ
１２０３ａ ＰＷＭＣＷ識別子
１２０３ｂ フラグ
１２０３ｃ セグメント長
１２０３ｄ レングス
１２０３ｅ シーケンス番号
１２０５ ＥＬＩ
１２０６ Ｅｎｔｒｏｐｙラベル
１２０７ Ｐ２Ｐ／Ｐ２ＭＰトンネリングラベル
１２０９ ＭＡＣ宛先アドレス
１２１０ ＭＡＣ送信元アドレス
１２２０ ＦＥＣ符号
１２３０ ＦＣＳ
１３０１ ＣＷ
１３０３ ＶＬＡＮラベル
１４００ セグメント
１５０３，１５１３，１５２３，１５３３ パリティセグメント
１６０１～１６０４ バイト
１８０１ ブレードマザーボード
１８０２ ＰＩＵ
１８０７ パワーコネクタ
１８０８，１８１５，１８２１ コネクタ
１８０９ ＣＰＵ
１８１０ フラッシュメモリ
１８１１ ＤＲＡＭ
１８１２ ＰＣＩｅスイッチ
１８１３ ＬＡＮスイッチ
１８１４ 同期信号生成部
１８１６ セレクタ
１８１７ 直流電源
１８１８，１８１９ ファン
１８２０ 監視制御インタフェース

Claims (8)

  1. 複数の入力部から入力される各データを、Ｎ＋１個（Ｎは２以上の自然数）のスイッチを用いてそれぞれ複数の出力部のいずれかから出力する伝送装置であって、
    前記複数の入力部に含まれる第１入力部であって、入力されるデータを所定単位の部分データに分割し、分割により得られた連続するＭ個（Ｍは２以上かつＮ以下の自然数）の部分データ毎に、前記Ｍ個の部分データと、前記Ｍ個の部分データに基づく水平パリティと、を前記Ｎ＋１個のスイッチに振り分けて送信する第１入力部と、
    前記複数の出力部に含まれる出力部であって、前記第１入力部により前記Ｎ＋１個のスイッチに振り分けて送信され前記Ｎ＋１個のスイッチにより転送される前記Ｍ個の部分データおよび前記水平パリティの少なくともいずれかに基づいて、前記第１入力部へ入力された前記データを復元し、復元した前記データを出力する出力部と、を含み、
    Ｍ＝２ m －１（ｍは２以上の自然数）であり、
    前記第１入力部は、前記Ｍ個の部分データ毎に、それぞれシーケンス番号を含むヘッダを付した前記Ｍ個の部分データと、前記Ｍ個の部分データに付した各シーケンス番号の排他的論理和であるシーケンス番号を含むヘッダを付した前記水平パリティと、を前記Ｎ＋１個のスイッチに振り分けて送信することを特徴とする伝送装置。
  2. 前記Ｎ＋１個のスイッチにより処理可能なデータの総帯域は、前記複数の入力部から送信される各データの総帯域より広く、かつ前記複数の入力部から送信される各データの総帯域の２倍より狭いことを特徴とする請求項１に記載の伝送装置。
  3. Ｎ＋１＝２ (m+k) （ｋは０以上の自然数）であることを特徴とする請求項１または２に記載の伝送装置。
  4. 前記部分データは、前記部分データのデータ長が一定になるように挿入されたパディングと、前記パディングの挿入前の前記部分データのデータ長を示すヘッダと、を含むことを特徴とする請求項１～３のいずれか一つに記載の伝送装置。
  5. 複数の入力部から入力される各データを、Ｎ＋１個（Ｎは２以上の自然数）のスイッチを用いてそれぞれ複数の出力部のいずれかから出力する伝送装置であって、
    前記複数の入力部に含まれる第１入力部であって、入力されるデータを所定単位の部分データに分割し、分割により得られた連続するＭ個（Ｍは２以上かつＮ以下の自然数）の部分データ毎に、前記Ｍ個の部分データと、前記Ｍ個の部分データに基づく水平パリティと、を前記Ｎ＋１個のスイッチに振り分けて送信する第１入力部と、
    前記複数の出力部に含まれる出力部であって、前記第１入力部により前記Ｎ＋１個のスイッチに振り分けて送信され前記Ｎ＋１個のスイッチにより転送される前記Ｍ個の部分データおよび前記水平パリティの少なくともいずれかに基づいて、前記第１入力部へ入力された前記データを復元し、復元した前記データを出力する出力部と、を含み、
    前記第１入力部は、前記Ｍ個の部分データ毎に、前記Ｍ個の部分データに付したヘッダと、前記水平パリティに付したヘッダと、にそれぞれ前方誤り訂正符号を付し、前記前方誤り訂正符号を付した前記Ｍ個の部分データおよび前記水平パリティを送信し、
    前記出力部は、前記Ｍ個の部分データおよび前記水平パリティについて前記前方誤り訂正符号に基づく誤り訂正処理を行い、前記誤り訂正処理を行った前記Ｍ個の部分データおよび前記水平パリティにそれぞれ付された前記ヘッダの内容の適格性を判定することを特徴とする伝送装置。
  6. 複数の入力部から入力される各データを、Ｎ＋１個（Ｎは２以上の自然数）のスイッチを用いてそれぞれ複数の出力部のいずれかから出力する伝送方法であって、
    前記複数の入力部に含まれる第１入力部が、入力されるデータを所定単位の部分データに分割し、分割により得られた連続するＭ個（Ｍは２以上かつＮ以下の自然数）の部分データ毎に、前記Ｍ個の部分データと、前記Ｍ個の部分データに基づく水平パリティと、を前記Ｎ＋１個のスイッチに振り分けて送信し、
    前記複数の出力部に含まれる出力部が、前記第１入力部により前記Ｎ＋１個のスイッチに振り分けて送信され前記Ｎ＋１個のスイッチにより転送される前記Ｍ個の部分データおよび前記水平パリティの少なくともいずれかに基づいて、前記第１入力部へ入力された前記データを復元し、復元した前記データを出力し、
    Ｍ＝２ m －１（ｍは２以上の自然数）であり、
    前記第１入力部は、前記Ｍ個の部分データ毎に、それぞれシーケンス番号を含むヘッダを付した前記Ｍ個の部分データと、前記Ｍ個の部分データに付した各シーケンス番号の排他的論理和であるシーケンス番号を含むヘッダを付した前記水平パリティと、を前記Ｎ＋１個のスイッチに振り分けて送信することを特徴とする伝送方法。
  7. 複数の入力部から入力される各データを、Ｎ＋１個（Ｎは２以上の自然数）のスイッチを用いてそれぞれ複数の出力部のいずれかから出力する伝送装置の前記複数の入力部に含まれる第１入力部に適用される処理装置であって、
    前記第１入力部へ入力されるデータを所定単位の部分データに分割する処理部と、
    前記処理部の分割により得られた連続するＭ個（Ｍは２以上かつＮ以下の自然数）の部分データ毎に、前記Ｍ個の部分データと、前記Ｍ個の部分データに基づく水平パリティと、を前記Ｎ＋１個のスイッチに振り分けて送信する送信部と、を備え、
    Ｍ＝２ m －１（ｍは２以上の自然数）であり、
    前記第１入力部は、前記Ｍ個の部分データ毎に、それぞれシーケンス番号を含むヘッダを付した前記Ｍ個の部分データと、前記Ｍ個の部分データに付した各シーケンス番号の排他的論理和であるシーケンス番号を含むヘッダを付した前記水平パリティと、を前記Ｎ＋１個のスイッチに振り分けて送信することを特徴とする処理装置。
  8. 複数の入力部から入力される各データを、Ｎ＋１個（Ｎは２以上の自然数）のスイッチを用いてそれぞれ複数の出力部のいずれかから出力する伝送装置の前記複数の出力部に含まれる出力部に適用される処理装置であって、
    前記複数の入力部に含まれる第１入力部であって、入力されるデータを所定単位の部分データに分割し、分割により得られた連続するＭ個（Ｍは２以上かつＮ以下の自然数）の部分データ毎に、前記Ｍ個の部分データと、前記Ｍ個の部分データに基づく水平パリティと、を前記Ｎ＋１個のスイッチに振り分けて送信する第１入力部により前記Ｎ＋１個のスイッチに振り分けて送信され前記Ｎ＋１個のスイッチにより転送される前記Ｍ個の部分データおよび前記水平パリティを受信する受信部と、
    前記受信部によって受信された前記Ｍ個の部分データおよび前記水平パリティの少なくともいずれかに基づいて、前記第１入力部へ入力された前記データを復元し、復元した前記データを出力する処理部と、を備え、
    Ｍ＝２ m －１（ｍは２以上の自然数）であり、
    前記第１入力部は、前記Ｍ個の部分データ毎に、それぞれシーケンス番号を含むヘッダを付した前記Ｍ個の部分データと、前記Ｍ個の部分データに付した各シーケンス番号の排他的論理和であるシーケンス番号を含むヘッダを付した前記水平パリティと、を前記Ｎ＋１個のスイッチに振り分けて送信することを特徴とする処理装置。
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