KR910000653B1 - 디지탈 가입자 라인 인터페이스 장치 및 방법 - Google Patents

디지탈 가입자 라인 인터페이스 장치 및 방법 Download PDF

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내용 없음.

Description

디지탈 가입자 라인 인터페이스 장치 및 방법
제1도는 본 발명이 이용될 수 있는 전송장치의 간단한 블럭도.
제2도는 기본 속도 인터페이스(BRI) 디지탈 가입자 라인 포맷을 도시하는 도면.
제3도는 본 발명의 쓰리 타임 슬롯 디지탈 포맷을 도시하는 도면.
제4도는 BRI 포맷을 제1도의 채널 유니트에 이용되는 본 발명의 쓰리 타임 슬롯 포맷으로 변환하기 위한 전송 유니트의 간단한 블럭도.
제5도는 제4도의 전송 유니트의 동작을 설명하기 위한 흐름도.
제6도는 본 발명의 쓰리 타임 슬롯 포맷을 BRI 포맷으로 변환하기 위한 수신 유니트의 간단한 블럭도.
제7도는 제6도의 수신기의 동작을 설명하기 위한 흐름도.
* 도면의 주요부분에 대한 부호의 설명
101 : 채널 유니트 102 : 전송 설비
401 : BRI 디멀티플렉서 402 : 제로 바이트 모니터
404 : D+발생기 405 : 제어 스위치
412 : DSI 멀티플렉서
본 발명은 디지탈 전송 시스템에 관한 것이며 특히 디지탈 가입자 라인 종결(terminstion)에 관한 것이다.
B채널로 지정된 2개의 통신 전송 채널과 고객 데이타를 패킷 포맷으로 전송하는데 사용될 수도 있는데 D채널로 지정된 하나의 신호 채널을 포함하는 디지탈 가입자 라인 기본 속도 인터페이스(BRI) 포맷이 발전되어 왔다. 이 포맷은 통상 2B+D 디지탈 가입자 라인 포맷으로 언급된다. 예를들어 B채널은 각각 64kbit+/sec이고 D채널은 16kbit/sec이다. B채널은 양호하게 텍스트, 화상, 데이타, 그리고 스피치를 전달하는데 사용될 수 있다. 따라서, 통신 채널은 하나 이상의 타임 슬롯에 대해 모두 논리 0을 포함할 수도 있다. D채널은 B채널을 위한 신호 정보를 전달하는데 사용된다.
현재 구현된 바와같이, 디지탈 가입자 라인 전송 거리는 약간 제한된다. 그러므로 종합 정보 통신망(ISDN) 스위칭 오피스로부터 한정된 거리를 지나 위치된 가입자에게 서비스를 제공하기 위해서는, 다른 전송 설비가 사용되어야 한다. 이러한 설비는 예를들어 T1 캐리어 디지탈 전송 라인을 포함할 수도 있다.
공지된 바와같이, 하나 이상의 타임 슬롯에 대해 모두 논리 0을 가진 PCM 채널은 디지탈 전송 라인의 증계기에 대한 논리 1밀도 요구를 위반한다. 또한 소정수의 연속 채널, 즉 타임 슬롯 이상에서의 시간 슬롯과 같은 연속 채널의 예정된 수 이상에서 모든 논리 0은 T캐리어 시스템에서 오차성 황색 경보 상태를 유발한다. 이런 상태는 바람직하지 못하며 허용될 수 없다.
종래의 공지된 구성은 채널, 즉 타임 슬롯이 모두 논리 0을 포함하는지를 검출하여 특정 채널에 소정의 모두 0인 것을 아닌 논리 0비트 패턴을 삽입한다. 예정된 쌍극성 위반 시퀀스(bipolar violation sequence)를 야기함으로써 대체가 이루어졌다는 사실이 전달된다. 쌍극성 위반 시퀀스는 수상기에서 검출되며, 대응하는 채널의 모든 비트 위치에 논리 0이 재삽입된다. 쌍극성 디지탈 신호는 계층구조(hierarchy)에서 더 높은 디지탈 속도로 멀티플렉스 하기 전에 단극성 형태로 변환되기 때문에, 이와같은 장치에서의 문제점은 쌍극성 위반 시퀀스가 디지탈 전송 계층에서 손실된다는 것이다. 결과적으로, 채널이 모두 논리 0을 포함한다는 것을 통신하기 위해 각 멀티플렉서에서 쌍극성 위반 설계로부터 어떤 다른 구성으로의 변환이 필요로 한다.
디지탈 전송 계층에서 T 캐리어나 또는 다른 전송 설비상의 기본 속도 디지탈 가입자 라인 신호를 전송하는 것과 관련된 문제점은, 본 발명의 한 관점에 따라, 적어도 하나의 통신 채널, 즉 타임 슬롯과 그 관련 제어 채널, 즉 타임 슬롯을 포함하는 유일한 디지탈 신호 포맷을 사용함으로써 극복된다. 관련 제어 채널은 관련된 적어도 하나의 통신 채널이 모드 비트 위치에서 예를들어 논리 0과 같은 소정의 논리 신호를 포함하고 있는지의 여부에 관한 표시를 전달하기 위한 적어도 하나의 비트 위치를 포함한다. 관련된 적어도 하나의 통신 채널은 그것이 모든 비트 위치에서 소정의 논리 신호, 즉 각 비트 위치에서 논리 0을 가진 소정의 비트 패턴을 포함하는지 결정하기 위해 질의를 받으며, 만일 그렇다면, 이 소정의 비트 패턴은 예를들어 적어도 하나의 소정의 비트 위치에서 예를들어 논리 1과 같이 상기 소정의 논리 신호와는 다른 논리 신호를 가진 규정된 비트 패턴으로 대치된다. 또한, 예를들어 논리 1과 같은 대응하는 표시 신호가 제어 채널에서의 관련된 비트 위치에 삽입된다. 수신시 제어 채널에서의 적어도 하나의 표시 비트가 질의를 받으며, 만일 그렇게 표시하고 있다면, 관련된 통신 채널에 모두 논리 0이 삽입된다.
한 특정 실시예에서는, 상기 소정의 비트 패턴이 최하위 비트 위치에서 논리 1을 가진 규정된 비트 패턴으로 대치된다.
또한, 오차성 황색 경보 표시를 전달하는 가능성을 없애기 위해 제어 채널 비트 위치중 한 소정의 위치에 예를들어 논리 1과 같은 소정의 논리 신호가 삽입된다. 또한 비트 위치 모두에서 논리 0을 포함하는 제어 채널의 가능성을 없애기 위해 제어 채널의 다른 소정의 비트 위치에도 논리 1이 삽입된다. 관련된 적어도 하나의 통신 채널에 대한 신호 정보를 전송하기 위해 제어 채널에서의 적어도 하나의 다른 비트 위치가 이용된다.
한 특정 실시예에서, 2B+D 디지탈 가입자 라인 포맷은, 본 발명의 한 관점에 따라, T 캐리어 설비나 계층내의 다른 디지탈 전송 설비를 통해 전송하기 위한 소위 쓰리(3) 타임 슬롯 포맷으로 변환된다. 쓰리 타임 슬롯은 두개의 B 통신 채널과 D+로 지정된 하나의 제어 채널을 전송하는데 사용된다. D+제어 채널은 특정 B통신 채널과 각각 관련이 있는 2개의 제로-바이트 표시 비트와, 황색 경보 비트 위치와, 1의 밀도 비트와, 2개의 채널 신호 비트와, 유지 보수(maintenance) 비트 및 유지보수 프레이밍 비트를 포함하고 있다. 만일 B통신 채널 중 하나 또는 둘 모두가 모두 논리 0을 포함한다면, 특정 B통신 채널에 소정의 모두 제로인 것은 아닌 바이트가 삽입되고, D+제어 채널내의 관련 제로-바이트 표시 비트에 논리 1이 삽입된다. 수신시, 제로-바이트 표시 비트는 그것이 논리 1인지를 결정하기 위한 질의를 받으며, 만일 그렇다면, 관련된 B통신 채널에 제로-바이트가 삽입된다.
제1도는 본 발명의 한 실시예를 이용하는 전송장치를 간단한 블럭도의 형태로 도시하고 있다. 따라서, 통상적으로 기본 속도 인터페이스(BRI) 신호를 전송하는 디지탈 가입자 라인을 전송 설비(102)를 통해 원격 채널 유니트(103)로 전송하기 위한 공지된 DSI 전송 신호로 인터페이스 하기 위해 본 발명의 한 과점에 따라 이용되는 채널 유니트(101)가 도시되어 있다. 채널 유니트(101, 103)는 구현 방식이 동일하며, 디지탈 채널 뱅크에 이용하기 위한 것이다. 이와같은 디지탈 채널 뱅크는 이 기술에 잘 알려져 있다(예를들어, 1982년 11월 "The Channel BANK"란 제목의 논문 BSTJ, Vol. 61, No. 9. 2611~2664페이지 참조). 그러나, 채널 뱅크 자체는 본 발명의 일부를 구성하지 않으며, 이 기술에 숙련된 사람에게는 본 발명의 개념이 다른 상이한 채널 뱅크나 디지탈 단말기와도 함께 이용될 수도 있다는 것이 명백하다는 것을 이해해야 한다. 또한 각 채널 유니트(101, 103)가 BRI 신호를 DSI 신호로 변환하기 위한 전송 유니트와 DSI 신호를 BRI 신호로 변환하기 위한 수신 유니트 모두를 포함한다는 것도 주목해야 한다. 이제 이들 전송 유니트 및 수신 유니트가 설명되게 된다.
제2도는 공통적으로 2B+D 포맷으로 언급되는 통상적인 공지의 BRI 신호 포맷을 도시하고 있다. 따라서, 프레이밍 비트 위치 F, 유지보수 비트 위치 N, 8비트 위치를 포함하는 제1통신 채널 B1, 8비트 비트 위치를 포함하는 제2통신 채널 B2 및 상기 B1 및 B2 통신 채널 사이에서 시분할된 2개의 8비트 위치를 포함하는 신호 채널 D이 도시되어 있다. 도시된 바와같이, 통신 채널 B1은 모두 제로인 바이트를 포함하며, 통신 채널 B2는 모두 제로인 것은 아닌 바이트를 포함하고 있다.
제3도는 본 발명의 한 관점에 따른 쓰리 타임 슬롯 포맷을 도시하고 있다. 비록 본 발명의 2B+D 기본 가입자 라인 포맷을 배경으로 하여 설명되고 있지만, 가입자가 예를들어, B1 또는 B2 및 D+와 같이 단일 통신 채널과 하나의 제어 채널을 구입하거나 또는 원한다면 그 어떤 조합을 구힙할 수도 있는 것으로 이해되어야 한다. 도시된 바와같이, 쓰리 타임 슬롯 포맷은, 8비트 위치, 즉 한 바이트를 포함하는 한 통신 채널 B1을 위한 하나의 타임 슬롯과, 역시 8비트 위치를 포함하는 제2통신 채널 B2을 위한 다른 타임 슬롯 및 역시 8비트 위치를 포함하는 제어 채널 D+을 위한 하나의 타임 슬롯을 포함하고 있다. 또한, B1 및 B2 통신 채널과 제어 채널 D+의 구성이 임계적인 것은 아니며 본 발명의 쓰리 타임 슬롯 포맷에서 원하는 순서대로 배열될 수도 있다는 것을 이해해야 된다. 제어 채널 D+는 2개의 제로 바이트 표시(ZBI) 비트 위치, 즉 통신 채널 B1에 대응하는 ZBI1과 통신 채널 B2에 대응하는 ZBI2와 황색 경보 비트 위치(Y)와, 1의 밀도 비트 위치(1)와, 2개의 신호 비트 위치(D채널)와, 유지보수 채널(N) 비트 위치 및 유지보수 채널 프레이밍(NF) 비트 위치를 포함하고 있다. 비트 위치(2)에 논리 1이 삽입되는 것을 제외하고는 특정 비트가 있는 D+제어 채널에서의 위치에 대한 특별한 요구는 없다. 비트 위치(2)에의 논리 1의 삽입은 쓰리 타임 슬롯 포맷이 T 캐리어 전송 설비에서 소위 황색 경보 상태를 에뮬레이트(emulate)하는 것을 방지한다. 본 실시예에서 제어 채널 D+의 다른 비트 위치는 다음과 같다. 비트 위치 1은 통신 채널 B1(BRI, 제2도)에 대응하는 ZBI1이다.
본 실시예에서, 가입자 라인으로부터의 통신 채널 B1은 모두 제로인 바이트를 포함하기 때문에, 쓰리 타임 슬롯 포맷에서 대응하는 타임 슬롯에 모두가 제로인 것은 아닌 비트 패턴이 삽입되며, ZBI1비트 위치에는 논리 1이 삽입된다. 본 실시예에서, 모두가 제로인 것은 아닌 바이트는 최하위 비트 위치에 논리 1을 포함하고 있다. 이것은 대체를 표시하는 ZBI 논리 1신호가 전송 중에 손실된 경우에 가입자 데이타에 대한 영향을 최소화한다. 다른 모두가 제로인 것은 아닌 바이트 비트 패턴도 또한 사용될 수도 있는 것으로 판단될 수도 있다. 예를들어, 논리 1인 차기 최하위 비트가 동일하게 유익하게 사용될 수도 있다. 비트 위치 4는 통신 채널 B2에 대응하는 ZBI2이다. 가입자 라인으로부터의 통신 채널 B2(제2도)가 본 실시예에서 모두가 제로인 것을 아닌 바이트를 포함하고 있기 때문에, 수정되지 않으며, 논리 0이 ZBI2비트 위치에 삽입된다. D채널로 부터의 신호 비트 XX는 비트 위치 5와 6에 삽입된다. 유지보수 정보 비트 N은 비트 위치 8에 삽입되며, 대응하는 유지보수 프레이밍 비트 NF는 비트 위치 7에 삽입된다. NF프레이밍 패턴은 1111111000000이다. T-캐리어 전송 설비에 대한 1의 밀도 요구가 위반되지 않도록 보장하기 위해 비트 위치 3에는 논리 1이 삽입된다. ZBI1과 ZBI2는 통신 채널 B1 및 B2가 각각 제도가 아닌 바이트를 포함하도록 수정되었는지를 결정하기 위해 원격 수신기에서 이용되며, 만일 그렇다면, 모두 제로인 바이트가 삽입된다.
제4도는 BRI 신호를, 본 발명의 한 관점에 따라, T-캐리어 또는 다른 디지탈 전송 설비를 통해 DSI 디지탈 신호 포맷으로 전송하기 위한 쓰리 타임 슬롯 포맷 PCM 신호로 변환하기 위해 제1도의 채널 유니트(101, 103)에서 이용되는 송신기 유니트(400)를 간단한 블럭도의 형태로 도시하고 있다. 따라서, 통신 채널 B1, 통신 채널 B2, 신호 채널 D 및 유지보수 채널 N을 포함하는 개별 디지탈 신호를 발생하기 위해 제2도의 BRI 포맷을 단순히 디멀티플렉스하는 BRI 디멀티플렉서(DMUX)(401)가 도시되어 있다. 상기 BRI DMUX(401)는 또한 인입 BRI 신호 프레이밍 비트로부터 공지된 방식으로 유도되는 BRI SYNC 신호와 DSI MUX(412)로부터 DSI SYNC 신호를 발생하는데, BRI SYNC 신호는 DSI SYNC 신호와 동위상이 되게 된다. 이 목적을 위해, 이 기술에 숙련된 사람에게는 BRI DMUX(401)가 디지탈 가입자 라인을 인터페이스 하기 위해 프레이밍 및 타이밍 회복 회로등(도시안됨)을 포함한다는 것은 명백하다. BRI 신호는 디지탈 가입자 라인을 통해 160kbit/sec의 속도로 전송된다는 것을 조목하자, 8비트 통신 채널 B1은 제로-바이트 모니터(402)에 병렬로 공급되며, 비슷하게 8비트 통신 채널 B2는 제로-바이트 모니터(403)에 병렬로 공급된다. 신호 채널 D의 2비트는 D+발생기(404)에 병렬로 공급된다. 상기 D+발생기(404)에는 또한 1비트 유지보수 채널 N이 공급된다. BRI SYNC 신호는 8KHZ 속도로 되어 있으며, 발생되는 쓰리 타임 슬롯 포맷이 BRI 프레임을 포함하도록 보장하기 위해 제로-바이트 모니터(402)와 제로-바이트 모니터(403) 및 D+발생기(404)에 공급된다. 제로-바이트 모니터(402)는 통신 채널 B1내의 비트를 비교하여 그 비트들이 모두 논리 0인지를 결정하게 된다. 만일 그렇다면 논리 1이 D+발생기(404)와 제어가능 스위치(405)에 공급되고, 만일 그렇지 않다면 논리 0이 D+발생기(404)와 제어가능 스위치(405)에 공급되게 된다.
본 실시예에서, 통신 채널 B1은 모두 제로인 바이트를 포함하며, 결과적으로 논리 1인 D+발생기(404) 공급되어 제어 채널 D+(제3도)의 비트 위치 1에서 ZBI1에 삽입되게 된다. 제로-바이트 모니터(402)로부터의 논리 1은 또한 스위치(405)로 하여금 제로가 아닌 바이트 유니트(407)를 B1 버퍼(4-9) 접속시키도록 야기한다. 제로가 아닌 바이트 유니트(407)는 제3도의 통신 채널 B1에 도시된 바와같이 소정의 모두 제로인 것은 아닌 바이트를 포함하는 레지스터이다. 만일 통신 채널 B1이 모두 제로인 바이트를 포함하고 있지 않았다면, B1 통신 채널내의 징보는 스위치(405)를 통해 B1 버퍼(409)에 공급되었을 것이다. 제로 바이트 모니터(403)와 제어가능 스위치(406) 및 제로가 아닌 바이트 유니트(408)는 각각 제로-바이트 모니터(403)와, 제어가능 스위치(405) 및 제로가 아닌 바이트 유니트(407)와 동일한 방식으로 작용한다. 본 실시예에서, BRI 신호내의 통신 채널 B2(제2도)는 모두 제로인 것은 아닌 바이트를 포함하고 있다. 결과적으로, 제로 바이트 모니터(403)는 제어 채널 D+의 비트 위치 4의 ZBI2(제3도)에 삽입되도록 D+발생기(404)에 논리 0을 공급한다. 논리 0을 또한 제어가능 스위치(406)에도 공급되는데, 이것은 결과적으로 제로-바이트 모니터(403)를 B2 버퍼(410)에 접속하는 그 정상 위치에서 유지된다. 그러므로, 통신 채널 B2의 제로가 아닌 바이트가 B2 버퍼(410)에서의 임시 저장을 위해 공급된다. 또한, 만일 통신 채널 B2가 모두 제로인 바이트를 포함하고 있었다면, 제로-바이트 모니터(403)는 D+채널내의 대응하는 ZBI2비트 위치에 삽입하기 위한 논리 1을 발생하게 되고, 스위치(406)는 제로가 아닌 바이트 유니트(408)를 B2 버퍼(410)에 접속하게 된다. 유니트(408)는 소정의 제로가 아닌 바이트를 B2 버퍼(410)에 공급하게 된다. D+발생기(404)는 제3도에 도시된 바와같이 D+제어 채널을 발생한다.
전술한 바와 같이 D+제어 채널에서의 비트의 위치설정을 황색 경보 상태를 에뮬레이트 시키는 것을 방지하기 위해 비트 위치 2에 논리 1이 삽입되어야 한다는 것을 제외하는 임계적이 아니다. 그러므로, 본 실시예에서, 논리 1은 통신 채널 B1이 모두 제로인 바이트를 포함하고 있다는 것을 표시하는 제어 채널 D+내의 ZBI1비트 위치에 삽입되고, 황색 경보 상태를 위한 비트 위치 2에도 논리 1이 삽입되며, 1의 밀도 상태를 위한 비트 위치 3에도 논리 1이 삽입되고, 비트 위치 5와 6에는 D채널 신호 비스 XX가 삽입되고 비트 위치 7에는 유지보수 채널 프레이밍 비트 NF가 삽입되며 비트 위치 8에는 유지보수 채널 비트 N이 삽입된다. 또한, 신호 비트는 통신 채널 B1과 통신 채널 B2 사이에서 시간 공유된다는 것을 주목하자. 8비트 D+제어 채널은 D+버퍼(411)에 병렬로 공급된다. DS1 멀티플렉서(MUX)(412)에는 B1 버퍼(409)로부터의 통신 채널 B1의 8비트 바이트와, B2 버퍼(410)로부터의 통신 채널 B2의 8비트 바이트 및 D+버퍼(411)로부터의 제어 채널 D+의 8비트 바이트가 모두 병렬로 공급된다. DS1 MUX(412)는 각각의 바이트가 DS1 디지탈 신호와 동기하여 공급되도록 하기 위해 B1 버퍼(409)와 B2 버퍼(410) 및 D+버퍼(411)에 DS1 SYNC 신호를 공급한다. DS1 SYNC 신호는 또한 BRI SYNC 신호가 동위상이 되도록 하기 위해 BRI DMUX(401)에 공급된다. DS1 SYNC신호는 8kbit/sec 속도로 되어 있다. DS1 MUX(412)는 본 발명의 관점에 따라, 제3도에 도시된 바와같이, DS1 신호내에서 전송될 쓰리 타임 슬롯 포맷을 형성한다. 본 실시예에서 DS1 MUX(412)가 T 캐리어 전송설비와 인터페이스 하기 위한 프레이밍, 타이밍 등의 회로(도시안됨)을 포함하고 있다는 것은 이 기술에 숙련된 사람에게는 명백한 일이다. DS1 신호가 T 캐리어 전송 설비를 통해 1.544mbit/sec의 속도로 전송된다는 것을 주목하자.
제5도는 본 발명에 따른 제4도의 송신기 유니트(400)의 동작을 흐름도의 형태로 도시하고 있다. 따라서, 동작은 단계(501)을 통해 시작된다. 이후, 조건 브랜치 포인트(502)는 디지탈 가입자 라인(DSL)으로 부터의 통신 채널 B1이 모두 제로인 바이트, 즉 B1/DSL=0을 포함하고 있는지를 결정하기 위해 검사를 한다. 만일 그렇지 않다면, 블럭 15037은 제어 채널 D+내의 ZBI1비트 위치에 논리 0이 삽입되도록 하고, 블럭(504)는 DSL로부터의 통신 채널 B1내의 바이트가 스위치(405)를 통해 B1 버퍼(409)에 공급되도록 한다. 만일 단계(502)에서의 검사 결과가 YES이면, 블럭(506)은 제어 채널 D+의 ZBI1비트 위치에 논리 1이 삽입되도록 하고, 블럭(507)은 제3도에 도시된 바와같은 정보의 모두 제로인 것은 아닌 바이트가 모두 제로가 아닌 바이트 유니트(405)로부터 스위치(405)를 통해 B1 버퍼(409)에 공급되도록 한다. 조건 브랜치 포인트(505)와 블럭(508-511)은 통신 채널 B1에 대해 전술한 바와 같이 통신 채널 B2에 대해서도 동일한 동작을 수행한다. 이후, 블럭(512)는 B1 바이트와 B2 바이트 및 D+바이트가 DS1 MUX(412)를 통해 DS1 포맷으로 T 캐리어 전송 설비에 멀티플렉스되도록 야기한다.
제6도는 본 발명의 한 관점에 따라, DS1 신호에서의 쓰리 타임 슬롯 포맷을 디지탈 가입자 라인 BRI 포맷으로 변환하기 위해 제1도의 채널 유니트(101, 103)에서 이용되는 수신기 유니트의 상세를 블럭도의 형태로 도시하고 있다. 따라서, 도시된 DS1 디멀티플렉서(DMUX)(601)는 제3도에 도시된 쓰리 타임 슬롯 포맷을 디멀티플렉스하여, 통신 채널 B1의 9비트 바이트를 B1/DS1 버퍼(602)에 병렬로 공급하고, 통신 채널 B2의 8비트 바이트를 B2/DS1 버퍼(603) 병렬로 공급하며, 제어 채널 D+의 8비트 바이트를 D+버퍼(604)에 공급한다. DS1 DMUX(601)는 인입 DS1 신호와 동기시키기 위해 B1/DS1 버퍼(602)와 B2/DS1 버퍼 및 D+버퍼(604)와 DR1 MUX(613)에 각각 DS1 SYNC 신호를 공급한다. DS1 DMUX(601)가 본 실시예에서 T 캐리어 전송 설비와의 인터페이스를 위해 프레이밍, 타이밍 회복등의 회로(도시안됨)을 포함하고 있다는 것은 이 기술에 숙련된 사람에게는 명백한 일이다. D1/DS1 버퍼(602)는 제어가능 스위치(605)에 접속되고, B2/DS1 버퍼(603)는 제어가능 스위치(606)에 접속되며, D+버퍼(604)는 D+모니터(609)에 접속된다. D+모니터(609)는 관련된 통신 채널 B1 및 B2가 각각 모두 제로인 바이트를 포함하고 있는지를 결정하기 위해 제어 채널 D+의 ZBI1및 ZBI2비트 위치 1 및 4에 각각 질의한다. ZBI1이나 ZBI2비트 위치에서의 논리 1은 관련된 통신 채널이 모두 제로인 바이트를 포함하고 있다는 것을 표시한다. ZBI 비트 위치에서의 논리 0은 관련된 통신 채널이 모두 제로인 것은 아닌 바이트를 포함하고 있다는 것을 표시한다. 그러므로, 만일 ZBI1비트 위치가 논리 1을 포함하고 있다면, 논리 1이 D+모니터(609)로부터 제어가능 스위치(605)에 공급된다. 다음에 스위치(605)는 제로-바이트 유니트(607)로부터의 모두 제로인 바이트를 B1/BRI 버퍼(601)에 공급한다.
다른 한편으로, 만일 ZBI1비트 위치가 논리 0을 포함하고 있다면, 논리 0이 D+모니터(609)로부터 스위치(605)에 공급된다. 다음에, 스위치(605)는 B1/DS1 버퍼(602)의 내용을 B1/BRI 버퍼(610)에 공급하는 정상위치에 있게 된다. D+모니터(609)는 제어 채널 D+내의 ZBI2비트 위치가 논리 0일 때 B2/DS1 버퍼(603)로 부터의 정보 바이트를 B2/BRI 버퍼(611)에 공급하고 제어 채널 D+내의 ZBI2비트 위치가 논리 1일 때 제로-바이트 유니트(608)로부터의 모두 제로인 바이트를 공급하도록 제어가능 스위치(606)를 동작시키기 위해 제어 채널 D+의 ZBI2비트 위치에 질의하는데 있어 동일한 방식으로 동작한다. D+모니터(609) 또한 2비트 D채널과 1비트 N채널을 D버퍼(612)에 공급한다. B1/BRI 버퍼(610)의 B2/BRI 버퍼(611) 및 D버퍼(612)는 모두 BRI 멀티플렉서(MUX)(613)에 접속된다. BRI MUX(613)는 DS1 DMUX(601)로부터의 DS1 SYNC신호와 동위상으로된 BRI SYNC 신호를 발생한다. BRI SYNC 신호는 B1/BRI 버퍼(610)와 B2/BRI 버퍼(611) 및 D 버퍼(612)에 각각 공급되어 이들 버퍼를 BRI 가입자 라인 신호에 동기시키게 된다. DS1 SYNC 신호와 동상으로 BRI SYNC신호는 8kbit/sec의 속도로 되어 있다. BRI MUX(613)가 디지탈 가입자 라인과의 인터페이스를 위해 프레이밍 타이밍 등의 회로(도시안됨)을 포함하고 있다는 것은 이 기술에 숙련된 사람에게는 명백한 일이다.
따라서, B1/BRI 버퍼(610)와 B2/BRI 버퍼(611) 및 D 버퍼(612)의 내용은 160kbit/sec의 속도로 전송하기 위해 제2도에 도시된 바와같은 2B+D BRI 신호 포맷을 형성하는 BRI MUX(613)에 병렬로 공급된다. 또한, 본 실시예에서, 통신 채널 B1은 모두 제로인 바이트를 포함하고 통신 채널 B2는 모두 제로인 것은 아닌 바이트를 포함하는 것을 알 수 있다.
제7도는 본 발명에 따라 제6도의 수신기 유니트(600)의 동작을 흐름도 형태로 도시하고 있다. 따라서, 동작은 단계(701)을 통해 시작된다. 이후, 조건 브랜치 포인트(702)는 D+모니터(609)로 하여금 통신 채널 B1이 모두 제로인 바이트를 포함하고 있는지 결정하기 위해 ZBI1에 질의하도록 한다. 만일 그렇지 않다면, 블럭(703)은 B1/DS1 버퍼(602)의 내용이 스위치(605)를 통해 B1/BRI 버퍼(610)에 공급되도록 한다. 만일 단계(702)에서의 결과가 YES이면, 통신 채널 B1은 모두 제로인 바이트를 포함하고 있는 것이며, 블럭(704)은 제로 바이트 유니트(607)로부터의 모두 제로인 바이트가 스위치(605)를 통해 B1/BRI 버퍼(610)에 공급되도록 한다. 조건 브랜치 포인트(705)와 블럭(706-707)은 통신 채널 B1에 대해 전술된 바와같이 통신 채널 B2에 대해서도 동일한 동작을 수행한다. 이후, 블럭(708)은 B1/DS1 및 B2/DS2 바이트 뿐만 아니라 D채널 및 유지보수 채널도 디지탈 가입자 라인에 전송을 위해 BRI 2B+D 포맷으로 출력되도록 야기한다.

Claims (12)

  1. 적어도 하나의 통신 채널을 포함하는 디지탈 전송 포맷을 가진 형태의 디지탈 가입자 라인을 인터페이스 하기 위한 장치(400, 제4도)에 있어서, 상기 적어도 하나의 통신 채널의 비트 위치에 있는 논리 신호에 질의하기 위한 수단으로서, 모든 비트 위치에 소정의 제1논리 신호를 가진 상기 적어도 하나의 통신 채널에 소정의 비트 패턴(제로 바이트)이 존재하는지의 여부를 표시하는 출력신호(B1/DSL 또는 B2/DSL)를 발생하는 질의 수단(402, 또는 403)과, 상기 질의 수단으로부터의 상기 출력 신호에 응답하여, 상기 출력신호가 상기 소정의 비트 패턴이 존재한다는 것을 나타낼 때, 상기 적어도 하나의 통신 채널내의 상기 소정의 비트 패턴을 적어도 한 비트 위치에서 상기 소정의 제1논리 신호와 다른 논리 신호를 가진 규정된 비트 패턴으로 제어 가능하게 대치하고, 적어도 하나의 출력 통신 채널(B1 또는 B2)을 발생하기 위한 수단(402, 405, 407 또는 403, 406, 408)과, 다수의 비트 위치를 가진 제어 채널(D+)을 발생하기 위한 수단으로서, 상기 소정의 비트 패턴이 대치되었는지의 여부를 표시하도록 소정의 제2논리 신호(ZBI1또는 ZBI2)를 상기 제어 채널의 소정의 제1비트 위치에 삽입하기 위해 상기 질의 수단(402, 또는 403)으로부터의 상기 출력신호(B1/DSL 또는 B2/DSL)에 응답하는 발생 수단(404) 및 다지탈 전송 설비(예를들어, DS1)를 통해 전송하기 위해 상기 적어도 하나의 출력 통신 채널(B1 또는 B2)과 상기 제어 채널을 결합하기 위한 수단(412)을 포함해서 이루어진 디지탈 가입자 라인 인터페이스 장치.
  2. 제1항에 있어서, 상기 질의 수단(402, 또는 403)에 의해 질의를 받는 상기 소정의 제1논리 신호가 논리 0이 되는 것을 특징으로 하는 디지탈 가입자 라인 인터페이스 장치.
  3. 제1항에 있어서, 상기 규정된 비트 패턴이 적어도 한 소정의 비트 위치에서 논리 1을 포함하고 있는 것을 특징으로 하는 디지탈 가입자 라인 인터페이스 장치.
  4. 제3항에 있어서, 상기 규정된 비트 패턴에서의 상기 적어도 한 소정의 비트 위치가 최하위 비트 위치인 것을 특징으로 하는 디지탈 가입자 라인 인터페이스 장치.
  5. 제1항에 있어서, 상기 발생수단(404)에 의해 상기 제어 채널의 상기 소정의 제1비트 위치에 삽입된 상기 소정의 제2논리 신호는, 상기 소정의 비트 패턴이 상기 규정된 비트 패턴으로 대치되었을 때에는 제1논리 상태가 되고, 상기 소정의 비트 패턴이 대치되지 않았을 때에는 제2논리 상태가 되는 것을 특징으로 하는 디지탈 가입자 라인 인터페이스 장치.
  6. 제5항에 있어서, 상기 디지탈 가입자 라인 신호 포맷이 다수의 비트 위치를 가진 신호 채널을 더 포함하며, 상기 발생수단(404)이 상기 다수의 신호 채널 비트 위치로부터의 비트를 상기 제어 채널(D+)내의 소정의 비트 위치로 삽입하는 것을 특징으로 하는 디지탈 가입자 라인 인터페이스 장치.
  7. 제6항에 있어서, 상기 발생수단(404)이, DS1 PCM 전송에 대한 황색 경보 상태를 에뮬레이트 하는 가능성을 없애기 위해 소정의 제2비트 위치에 소정의 논리 신호를 가진 상기 제어 채널(D+)을 발생하는 것을 특징으로 하는 디지탈 가입자 라인 인터페이스 장치.
  8. 제7항에 있어서, 상기 소정의 제2비트 위치내의 상기 소정의 논리 신호가 논리 1이 되는 것을 특징으로 하는 디지탈 가입자 라인 인터페이스 장치.
  9. 제7항에 있어서, 상기 발생 수단(404)이, T 캐리어 디지탈 전송을 위한 논리 1의 밀도 요구를 만족시키기 위해 소정의 제3비트 위치에 소정의 논리 위치를 가진 상기 제어 채널(D+)을 더 발생하는 것을 특징으로 하는 디지탈 가입자 라인 인터페이스 장치.
  10. 상기 전송 장치로부터 수신된 신호를 디지탈 가입자 전송 라인 신호 포맷으로 인터페이스 하기 위한 수신장치(600, 제6도)를 포함하고 있는, 제1항의 장치에 있어서, 상기 수신장치가, 상기 수신된 신호(예, DS1)에서의 규정된 디지탈 포맷으로부터 적어도 하나의 통신 채널과 한 제어 채널을 디멀티플렉스 하기 위한 디멀티플렉싱 수단(601)과, 상기 제어 채널의 적어도 한 소정의 비트 위치에 질의하기 위한 질의 수단(609)으로서, 모든 비트에 소정의 제1논리 신호를 가진 소정의 비트 패턴(제로 바이트)이 전송을 위해 상기 적어도 하나의 통신 채널(B1 또는 B2)내의 적어도 한 소정의 비트 위치내의 상기 소정의 논리 신호가 아닌 논리 신호를 가진 규정된 논리 패턴으로 대치되었다는 것을 표시하는 출력 신호(ZBI1또는 ZBI2)를 발생하는 질의 수단(609) 및 상기 질의 수단으로부터의 상기 출력 신호에 응답하여, 상기 적어도 하나의 통신 채널에서의 상기 규정된 비트 패턴을 상기 조성의 비트 패턴으로 대치하기 위한 대치수단(605, 607 또는 606, 608)을 포함하고 있는 것을 특징으로 하는 디지탈 가입자 라인 인터페이스 장치.
  11. 적어도 하나의 통신 채널(B1 또는 B2)을 포함하는 디지날 전송 포맷을 가진 형태의 디지탈 가입자 라인을 인터페이스하기 위한 방법에 있어서, 상기 적어도 하나의 통신 채널의 비트 위치의 논리 신호를 질의(402 또는 403을 통해)하는 단계와, 모든 비트 위치에 소정의 제1논리 신호를 가진 소정의 제1비트 패턴(제로 바이트)이 상기 적어도 하나의 통신 채널에 제공되어 있는지를 표시하는 질의 출력 신호(B1/DSL 또는 B2/DSL)를 발생(402 또는 403을 통해)하는 단계와, 상기 질의 출력 신호가 상기 소정의 제1비트 패턴(제로 바이트)이 상기 적어도 하나의 통신 채널에 존재한다는 것을 표시할 때, 상기 적어도 하나의 통신 채널내의 비트 패턴을 적어도 하나의 비트 위치에서 상기 소정의 제1논리 신호와는 다른 논리 신호를 가진 규정된 비트 패턴으로 대치하는(402, 405, 407 또는 403, 406, 408을 통해) 단계와, 소정 수의 비트 위치를 가진 제어 채널(D+)을 발생하는(404를 통해) 단계와, 상기 소정의 비트 패턴이 대치되었다는 것을 나타내는 상기 제어 채널(D+)의 소정의 비트 위치에 논리 신호(ZBI1또는 ZBI2)를 삽입하는(404를 통해) 단계 및 디지탈 전송 설비(예, DS1)를 통한 전송을 위해 상기 적어도 하나의 통신 채널과 상기 제어 채널을 결합시키는(412를 통해) 단계를 포함하는 것을 특징으로 하는 디지탈 가입자 라인 인터페이스 방법.
  12. 디지탈 가입자 전송 라인 신호 포맷으로 수신 신호를 인터페이스 하기 위한 방법에 있어서, 상기 수신 신호에서의 규정된 디지탈 포맷으로부터 적어도 하나의 통신 채널(B1 또는 B2)과 제어 채널(D+)을 디멀티플렉스 하는(601을 통해) 단계와, 모든 비트 위치에서 소정의 제1논리 신호를 가진 소정의 비트 패턴이 상기 적어도 하나의 통신 채널에서 규정된 비트 패턴으로 대치되었는지를 표시하는 질의 출력 신호(ZBI1또는 ZBI2)를 발생하기 위해 상기 제어 채널의 적어도 하나의 소정의 비트 위치에 질의하는(609를 통해) 단계 및 상기 질의 출력 신호가 대치를 표시할 때 상기 적어도 하나의 통신 채널에서의 상기 규정된 비트 패턴을 상기 소정의 비트 패턴(제로 바이트)으로 대치하는(605, 607 또는 606, 608을 통해) 단계를 포함하는 것을 특징으로 하는 인터페이스 방법.
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