JPH0582539A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
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- JPH0582539A JPH0582539A JP24094791A JP24094791A JPH0582539A JP H0582539 A JPH0582539 A JP H0582539A JP 24094791 A JP24094791 A JP 24094791A JP 24094791 A JP24094791 A JP 24094791A JP H0582539 A JPH0582539 A JP H0582539A
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Abstract
(57)【要約】
【目的】 半導体装置及びその製造方法に関し，高速ト
ランジスタと高耐圧トランジスタを共存させる構造の半
導体装置の提供を目的とする。 【構成】 半導体基板１の第１の領域及び第２の領域に
互いに拡散係数の異なる不純物をイオン注入した後エピ
タキシャル層３を成長し, 不純物を半導体基板１及びエ
ピタキシャル層３に拡散させて，第１の埋没拡散層2a及
び第２の埋没拡散層2bを形成する工程と，第１の埋没拡
散層2a上のエピタキシャル層３に第１のコレクタ3a, 第
１のベース10a,第１のエミッタ11a をこの順に形成しか
つ第２の埋没拡散層2b上のエピタキシャル層３に第２の
コレクタ3b, 第２のベース10b,第２のエミッタ11b をこ
の順に形成する工程とを有し，第１のコレクタ3aの幅と
第２のコレクタ3bの幅を異ならせるように構成する。
ランジスタと高耐圧トランジスタを共存させる構造の半
導体装置の提供を目的とする。 【構成】 半導体基板１の第１の領域及び第２の領域に
互いに拡散係数の異なる不純物をイオン注入した後エピ
タキシャル層３を成長し, 不純物を半導体基板１及びエ
ピタキシャル層３に拡散させて，第１の埋没拡散層2a及
び第２の埋没拡散層2bを形成する工程と，第１の埋没拡
散層2a上のエピタキシャル層３に第１のコレクタ3a, 第
１のベース10a,第１のエミッタ11a をこの順に形成しか
つ第２の埋没拡散層2b上のエピタキシャル層３に第２の
コレクタ3b, 第２のベース10b,第２のエミッタ11b をこ
の順に形成する工程とを有し，第１のコレクタ3aの幅と
第２のコレクタ3bの幅を異ならせるように構成する。
Description
【０００１】
【産業上の利用分野】本発明は半導体装置及びその製造
方法に関する。近年，バイポーラＩＣにおいて高速化の
要求が強く，そのためセルフアライン技術を駆使してエ
ミッタ窓幅を狭く形成することが行われている。一方，
ＶOH（高レベル電圧）やＶOL（低レベル電圧）のレベル
を決める出力トランジスタはＶBE（ベースエミッタ間電
圧）を下げるためエミッタ窓幅を大きくする必要があ
る。
方法に関する。近年，バイポーラＩＣにおいて高速化の
要求が強く，そのためセルフアライン技術を駆使してエ
ミッタ窓幅を狭く形成することが行われている。一方，
ＶOH（高レベル電圧）やＶOL（低レベル電圧）のレベル
を決める出力トランジスタはＶBE（ベースエミッタ間電
圧）を下げるためエミッタ窓幅を大きくする必要があ
る。
【０００２】
【従来の技術】図３は従来例を示す断面図で，同一基板
上にエミッタ窓幅の小さいセルフアライン形のバイポー
ラトランジスタとエミッタ窓幅の大きいセルフアライン
形のバイポーラトランジスタが形成された状態を示す部
分断面図である。
上にエミッタ窓幅の小さいセルフアライン形のバイポー
ラトランジスタとエミッタ窓幅の大きいセルフアライン
形のバイポーラトランジスタが形成された状態を示す部
分断面図である。
【０００３】図中，１はＳｉ基板，２は埋没拡散層，3
a, 10a, 11aは，それぞれ，エピタキシャル層３に形成
されたエミッタ窓幅の小さいトランジスタのコレクタ，
ベース，エミッタであり，3b, 10b, 11bは，それぞれ，
エピタキシャル層３に形成されたエミッタ窓幅の大きい
トランジスタのコレクタ，ベース，エミッタ，７はベー
ス引出し層でポリＳｉ層，12はエミッタ電極の一部とな
るポリＳｉ層，13は絶縁膜を表す。
a, 10a, 11aは，それぞれ，エピタキシャル層３に形成
されたエミッタ窓幅の小さいトランジスタのコレクタ，
ベース，エミッタであり，3b, 10b, 11bは，それぞれ，
エピタキシャル層３に形成されたエミッタ窓幅の大きい
トランジスタのコレクタ，ベース，エミッタ，７はベー
ス引出し層でポリＳｉ層，12はエミッタ電極の一部とな
るポリＳｉ層，13は絶縁膜を表す。
【０００４】図３に模式的に示すように，エミッタ窓幅
の大きいトランジスタではエミッタ窓幅の小さいトラン
ジスタよりもポリＳｉ層12に注入されるＡｓ+ イオン量
が多く，エミッタ拡散熱処理によりエピタキシャル層に
拡散するＡｓの深さは大きくなる。その結果，エミッタ
窓幅の大きいトランジスタのベース厚さはエミッタ窓幅
の小さいトランジスタのベース厚さよりも小さくなり，
ｈFE（エミッタ接地電流利得）はエミッタ窓幅の大きい
トランジスタの方が得られやすくなる。
の大きいトランジスタではエミッタ窓幅の小さいトラン
ジスタよりもポリＳｉ層12に注入されるＡｓ+ イオン量
が多く，エミッタ拡散熱処理によりエピタキシャル層に
拡散するＡｓの深さは大きくなる。その結果，エミッタ
窓幅の大きいトランジスタのベース厚さはエミッタ窓幅
の小さいトランジスタのベース厚さよりも小さくなり，
ｈFE（エミッタ接地電流利得）はエミッタ窓幅の大きい
トランジスタの方が得られやすくなる。
【０００５】ところで，埋没拡散層２上のエピタキシャ
ル層の厚さは，従来の構造では領域により異なることは
ないから，コレクタ幅はエミッタ窓幅の大きいトランジ
スタでもエミッタ窓幅の小さいトランジスタでもほぼ等
しい。
ル層の厚さは，従来の構造では領域により異なることは
ないから，コレクタ幅はエミッタ窓幅の大きいトランジ
スタでもエミッタ窓幅の小さいトランジスタでもほぼ等
しい。
【０００６】トランジスタのＶCEO （コレクタエミッタ
間耐圧）は，同一コレクタ幅ならばｈFEの大きい方が小
さくなる。それゆえ，エミッタ窓幅の大きいトランジス
タのＶCEO が下がってしまう。
間耐圧）は，同一コレクタ幅ならばｈFEの大きい方が小
さくなる。それゆえ，エミッタ窓幅の大きいトランジス
タのＶCEO が下がってしまう。
【０００７】コレクタ幅を大きくすればＶCEO を高める
ことができるが，そうすると今度はコレクタ抵抗が高く
なり，高速性を要するエミッタ窓幅の小さいトランジス
タにおけるτpd（遅延時間）が大きくなるというデメリ
ットを生じる。
ことができるが，そうすると今度はコレクタ抵抗が高く
なり，高速性を要するエミッタ窓幅の小さいトランジス
タにおけるτpd（遅延時間）が大きくなるというデメリ
ットを生じる。
【０００８】
【発明が解決しようとする課題】本発明は上記の問題に
鑑み，同一基板上に形成されたトランジスタにおいて，
高速性の要求されるトランジスタではコレクタ幅を小さ
くし，出力レベルを決めるトランジスタではコレクタ幅
を大きくした構造のトランジスタ及びその製造方法を提
供することを目的とする。
鑑み，同一基板上に形成されたトランジスタにおいて，
高速性の要求されるトランジスタではコレクタ幅を小さ
くし，出力レベルを決めるトランジスタではコレクタ幅
を大きくした構造のトランジスタ及びその製造方法を提
供することを目的とする。
【０００９】
【課題を解決するための手段】図１は本発明の原理を説
明するための断面図，図２(a) 〜(c) は実施例を示す工
程順断面図である。である。
明するための断面図，図２(a) 〜(c) は実施例を示す工
程順断面図である。である。
【００１０】上記課題は，半導体基板１の第１の領域に
形成された第１の埋没拡散層2aを有する第１のバイポー
ラトランジスタと第２の領域に形成された第２の埋没拡
散層2bを有する第２のバイポーラトランジスタを有し，
該第１の埋没拡散層2aと該第２の埋没拡散層2bとでは該
半導体基板１の厚さ方向の幅が異なり，該第１のバイポ
ーラトランジスタと該第２のバイポーラトランジスタと
では該半導体基板１の厚さ方向のコレクタ幅が異なる半
導体装置によって解決される。
形成された第１の埋没拡散層2aを有する第１のバイポー
ラトランジスタと第２の領域に形成された第２の埋没拡
散層2bを有する第２のバイポーラトランジスタを有し，
該第１の埋没拡散層2aと該第２の埋没拡散層2bとでは該
半導体基板１の厚さ方向の幅が異なり，該第１のバイポ
ーラトランジスタと該第２のバイポーラトランジスタと
では該半導体基板１の厚さ方向のコレクタ幅が異なる半
導体装置によって解決される。
【００１１】また，半導体基板１の第１の領域及び第２
の領域に互いに拡散係数の異なる不純物をイオン注入し
た後エピタキシャル層３を成長し, 該不純物を該半導体
基板１及び該エピタキシャル層３に拡散させて，第１の
埋没拡散層2a及び第２の埋没拡散層2bを形成する工程
と，該第１の埋没拡散層2a上のエピタキシャル層３に第
１のコレクタ3a, 第１のベース10a, 第１のエミッタ11
a をこの順に形成しかつ該第２の埋没拡散層2b上のエピ
タキシャル層３に第２のコレクタ3b, 第２のベース10b,
第２のエミッタ11b をこの順に形成する工程とを有
し，該第１のコレクタ3aの幅と該第２のコレクタ3bの幅
を異ならせる半導体装置の製造方法によって解決され
る。
の領域に互いに拡散係数の異なる不純物をイオン注入し
た後エピタキシャル層３を成長し, 該不純物を該半導体
基板１及び該エピタキシャル層３に拡散させて，第１の
埋没拡散層2a及び第２の埋没拡散層2bを形成する工程
と，該第１の埋没拡散層2a上のエピタキシャル層３に第
１のコレクタ3a, 第１のベース10a, 第１のエミッタ11
a をこの順に形成しかつ該第２の埋没拡散層2b上のエピ
タキシャル層３に第２のコレクタ3b, 第２のベース10b,
第２のエミッタ11b をこの順に形成する工程とを有
し，該第１のコレクタ3aの幅と該第２のコレクタ3bの幅
を異ならせる半導体装置の製造方法によって解決され
る。
【００１２】
【作用】本発明の原理を説明するための断面図（図１）
において，１は半導体基板であって例えばＳｉ基板，２
は埋没拡散層，３はエピタキシャル層，４はフィールド
絶縁膜，６はコレクタコンタクト層，10はベース, 11は
エミッタ, 14はベース電極, 15はエミッタ電極, 16はコ
レクタ電極を表す。
において，１は半導体基板であって例えばＳｉ基板，２
は埋没拡散層，３はエピタキシャル層，４はフィールド
絶縁膜，６はコレクタコンタクト層，10はベース, 11は
エミッタ, 14はベース電極, 15はエミッタ電極, 16はコ
レクタ電極を表す。
【００１３】Ｓｉ基板１に不純物をイオン注入した後エ
ピタキシャル層３を成長すると，不純物はＳｉ基板１及
びエピタキシャル層３に拡散し，エピタキシャル層３の
部分に埋没這上がり層が形成される。この埋没這上がり
層の高さはイオン注入された不純物の拡散係数の大きい
ほど大きくなる。例えば，りん（Ｐ）やヒ素（Ａｓ）は
アンチモン（Ｓｂ）よりも拡散係数が大きく埋没這上が
り層が高くなる。
ピタキシャル層３を成長すると，不純物はＳｉ基板１及
びエピタキシャル層３に拡散し，エピタキシャル層３の
部分に埋没這上がり層が形成される。この埋没這上がり
層の高さはイオン注入された不純物の拡散係数の大きい
ほど大きくなる。例えば，りん（Ｐ）やヒ素（Ａｓ）は
アンチモン（Ｓｂ）よりも拡散係数が大きく埋没這上が
り層が高くなる。
【００１４】それ故，エピタキシャル層３の厚さを一定
とし，そこにエミッタ，ベース，コレクタを縦型に形成
する時，埋没拡散層の不純物として用いる不純物の拡散
係数を選択することにより，コレクタ幅を調整すること
ができる。
とし，そこにエミッタ，ベース，コレクタを縦型に形成
する時，埋没拡散層の不純物として用いる不純物の拡散
係数を選択することにより，コレクタ幅を調整すること
ができる。
【００１５】すなわち，同一基板の第１の領域及び第２
の領域に互いに拡散係数の異なる不純物をイオン注入し
た後エピタキシャル層３を成長するようにすれば，コレ
クタ幅を異ならしめることができる。
の領域に互いに拡散係数の異なる不純物をイオン注入し
た後エピタキシャル層３を成長するようにすれば，コレ
クタ幅を異ならしめることができる。
【００１６】コレクタ幅を異ならしめることにより，同
一基板の第１の領域及び第２の領域に形成したトランジ
スタのＶCEO （コレクタエミッタ間耐圧）を調整するこ
とができる。
一基板の第１の領域及び第２の領域に形成したトランジ
スタのＶCEO （コレクタエミッタ間耐圧）を調整するこ
とができる。
【００１７】この手法は，高速性を要するトランジスタ
と耐圧性を要するトランジスタの共存を可能とする。
と耐圧性を要するトランジスタの共存を可能とする。
【００１８】
【実施例】図２(a) 〜(c) は実施例を示す工程順断面図
であり，以下，これらの図を参照しながら説明する。
であり，以下，これらの図を参照しながら説明する。
【００１９】図２(a) 参照 抵抗率が約１０Ωcmのｐ型Ｓｉ基板１に第１の埋没拡散
層を形成する領域を露出するシリコン酸化膜マスク20a
を形成した後, それをマスクにしてＡｓ+ を加速エネル
ギー５０keV,ドーズ量３Ｅ１５でイオン注入する。Ａｓ
+ に替えてＰ+ をイオン注入してもよい。
層を形成する領域を露出するシリコン酸化膜マスク20a
を形成した後, それをマスクにしてＡｓ+ を加速エネル
ギー５０keV,ドーズ量３Ｅ１５でイオン注入する。Ａｓ
+ に替えてＰ+ をイオン注入してもよい。
【００２０】次いで，第２の埋没拡散層を形成する領域
を露出するシリコン酸化マスク20bを形成した後，それ
をマスクにしてＳｂ+ を加速エネルギー７０keV,ドーズ
量３Ｅ１５でイオン注入する。
を露出するシリコン酸化マスク20bを形成した後，それ
をマスクにしてＳｂ+ を加速エネルギー７０keV,ドーズ
量３Ｅ１５でイオン注入する。
【００２１】第１の埋没拡散層を形成する領域は，比較
的に耐圧が低くてもよいところで，例えばエミッタ窓幅
の小さい高速トランジスタ部であり，第２の埋没拡散層
を形成する領域は，耐圧を必要とするところで，例えば
エミッタ窓幅の大きい出力トランジスタ部である。
的に耐圧が低くてもよいところで，例えばエミッタ窓幅
の小さい高速トランジスタ部であり，第２の埋没拡散層
を形成する領域は，耐圧を必要とするところで，例えば
エミッタ窓幅の大きい出力トランジスタ部である。
【００２２】図２(b) 参照 ＭＯＶＰＥ法により，成長温度1100℃で厚さ 1.8μｍの
エピタキシャル層３を気相堆積する。この時，先に注入
した不純物はＳｉ基板１及びエピタキシャル層３に拡散
し，第１の埋没拡散層2a及び第２の埋没拡散層2bが形成
される。第１の埋没拡散層2aの這上がり層は第２の埋没
拡散層2bの這上がり層より高くなる。これは，Ａｓある
いはＰの拡散係数がＳｂのそれより大きいからである。
第１の埋没拡散層2a及び第２の埋没拡散層2bのシート抵
抗は約３０Ω／□である。
エピタキシャル層３を気相堆積する。この時，先に注入
した不純物はＳｉ基板１及びエピタキシャル層３に拡散
し，第１の埋没拡散層2a及び第２の埋没拡散層2bが形成
される。第１の埋没拡散層2aの這上がり層は第２の埋没
拡散層2bの這上がり層より高くなる。これは，Ａｓある
いはＰの拡散係数がＳｂのそれより大きいからである。
第１の埋没拡散層2a及び第２の埋没拡散層2bのシート抵
抗は約３０Ω／□である。
【００２３】図２(c) 参照 その後，通常のパイポーラＩＣの形成技術により，自己
整合型のバイポーラトランジスタを形成する。
整合型のバイポーラトランジスタを形成する。
【００２４】図中，3aと3bはｎ型コレクタ，４は厚さが
約6000Åのフィールド酸化膜，５はｐ型分離層，６はり
ん（Ｐ）が注入された深さ約 1.5μｍのコレクタコンタ
クト層（シート抵抗約３０Ω／□），７はボロン（Ｂ）
ドープの厚さ約3000ÅのポリＳｉ層でベース引出し電
極，８はヒ素（Ａｓ）ドープの厚さ約3000ÅのポリＳｉ
層，９はポリＳｉのベース引出し電極から拡散したボロ
ンを含むｐ型外部ベース，10a と10b は厚さ約 0.2μｍ
のｐ型真性ベース，11a, 11bはＡｓ+ を加速エネルギー
４０keV,ドーズ量１Ｅ１６でイオン注入して形成したシ
ート抵抗が約２０Ω／□のエミッタ層，12は厚さ約1000
ÅのポリＳｉ層でエミッタ電極の一部となる層，13は厚
さ約3000Åのシリコン酸化膜，14は厚さ約9000ÅのＡｌ
／Ｃｕのベース電極，15は厚さ約9000ÅのＡｌ／Ｃｕの
エミッタ電極，16は厚さ約9000ÅのＡｌ／Ｃｕのコレク
タ電極である。
約6000Åのフィールド酸化膜，５はｐ型分離層，６はり
ん（Ｐ）が注入された深さ約 1.5μｍのコレクタコンタ
クト層（シート抵抗約３０Ω／□），７はボロン（Ｂ）
ドープの厚さ約3000ÅのポリＳｉ層でベース引出し電
極，８はヒ素（Ａｓ）ドープの厚さ約3000ÅのポリＳｉ
層，９はポリＳｉのベース引出し電極から拡散したボロ
ンを含むｐ型外部ベース，10a と10b は厚さ約 0.2μｍ
のｐ型真性ベース，11a, 11bはＡｓ+ を加速エネルギー
４０keV,ドーズ量１Ｅ１６でイオン注入して形成したシ
ート抵抗が約２０Ω／□のエミッタ層，12は厚さ約1000
ÅのポリＳｉ層でエミッタ電極の一部となる層，13は厚
さ約3000Åのシリコン酸化膜，14は厚さ約9000ÅのＡｌ
／Ｃｕのベース電極，15は厚さ約9000ÅのＡｌ／Ｃｕの
エミッタ電極，16は厚さ約9000ÅのＡｌ／Ｃｕのコレク
タ電極である。
【００２５】なお，第１の埋没拡散層2a上のエミッタ窓
幅は 0.3μｍ，第２の埋没拡散層2b上のエミッタ窓幅は
1.5μｍとした。第１の埋没拡散層2aの這上がり層の高
さは約 0.8μｍでその上のコレクタ幅は約 0.6μｍ，第
２の埋没拡散層2bの這上がり層の高さは約 0.6μｍでそ
の上のコレクタ幅は約 0.8μｍとなる。
幅は 0.3μｍ，第２の埋没拡散層2b上のエミッタ窓幅は
1.5μｍとした。第１の埋没拡散層2aの這上がり層の高
さは約 0.8μｍでその上のコレクタ幅は約 0.6μｍ，第
２の埋没拡散層2bの這上がり層の高さは約 0.6μｍでそ
の上のコレクタ幅は約 0.8μｍとなる。
【００２６】以上のパラメータにより第２の埋没拡散層
2b上のバイポーラトランジスタにおいて，ｈFEを 120と
する時, ＶCEO として 8.0Ｖを確保することができた。
なお，上の実施例はｎｐｎトランジスタについて説明し
たが，本発明はｐｎｐトランジスタにも適用できる。ｐ
ｎｐトランジスタの場合は，第１の埋没拡散層及び第２
の埋没拡散層に拡散する不純物を，例えばアルミニウム
（Ａｌ）及びボロン（Ｂ）とし，ＡｌがＢに比べて拡散
係数が大きいことを利用するようにすればよい。
2b上のバイポーラトランジスタにおいて，ｈFEを 120と
する時, ＶCEO として 8.0Ｖを確保することができた。
なお，上の実施例はｎｐｎトランジスタについて説明し
たが，本発明はｐｎｐトランジスタにも適用できる。ｐ
ｎｐトランジスタの場合は，第１の埋没拡散層及び第２
の埋没拡散層に拡散する不純物を，例えばアルミニウム
（Ａｌ）及びボロン（Ｂ）とし，ＡｌがＢに比べて拡散
係数が大きいことを利用するようにすればよい。
【００２７】
【発明の効果】以上説明したように，本発明によれば，
耐圧の必要な出力トランジスタ部のみコレクタ幅を大き
くすることにより耐圧を上昇させることができる。これ
により，同一基板上にエミッタ窓幅の小さい高速トラン
ジスタと，エミッタ窓幅の大きい高耐圧の出力トランジ
スタを共存させることができる。
耐圧の必要な出力トランジスタ部のみコレクタ幅を大き
くすることにより耐圧を上昇させることができる。これ
により，同一基板上にエミッタ窓幅の小さい高速トラン
ジスタと，エミッタ窓幅の大きい高耐圧の出力トランジ
スタを共存させることができる。
【図１】本発明の原理を説明するための断面図である。
【図２】(a) 〜(c) は実施例を示す工程順断面図であ
る。
る。
【図３】従来例を示す断面図である。
１は半導体基板でありＳｉ基板であってｐ型Ｓｉ基板 ２は埋没拡散層 2aは第１の埋没拡散層 2bは第２の埋没拡散層 ３はエピタキシャル層 3aはコレクタであって第１のコレクタ 3bはコレクタであって第２のコレクタ ４はフィールド絶縁膜であってフィールド酸化膜 ５は分離層であってｐ型分離層 ６はコレクタコンタクト層 ７はベース引出し電極であってポリＳｉ層 ８はポリＳｉ層 ９は外部ベース 10はベース 10a は真性ベースであって第１のベース 10b は真性ベースであって第２のベース 11はエミッタ 11a はエミッタであって第１のエミッタ 11b はエミッタであって第２のエミッタ 12はエミッタ電極であってポリＳｉ層 13は絶縁膜であってシリコン酸化膜 14はベース電極であってＡｌ／Ｃｕ層 15はエミッタ電極であってＡｌ／Ｃｕ層 16はコレクタ電極であってＡｌ／Ｃｕ層 20a, 20bはマスクであってシリコン酸化膜マスク
Claims (2)
- 【請求項１】 半導体基板(1) の第１の領域に形成され
た第１の埋没拡散層(2a)を有する第１のバイポーラトラ
ンジスタと第２の領域に形成された第２の埋没拡散層(2
b)を有する第２のバイポーラトランジスタを有し， 該第１の埋没拡散層(2a)と該第２の埋没拡散層(2b)とで
は該半導体基板(1) の厚さ方向の幅が異なり，該第１の
バイポーラトランジスタと該第２のバイポーラトランジ
スタとでは該半導体基板(1) の厚さ方向のコレクタ幅が
異なることを特徴とする半導体装置。 - 【請求項２】 半導体基板(1) の第１の領域及び第２の
領域に互いに拡散係数の異なる不純物をイオン注入した
後エピタキシャル層(3) を成長し, 該不純物を該半導体
基板(1) 及び該エピタキシャル層(3) に拡散させて，第
１の埋没拡散層(2a)及び第２の埋没拡散層(2b)を形成す
る工程と， 該第１の埋没拡散層(2a)上のエピタキシャル層(3) に第
１のコレクタ(3a), 第１のベース(10a), 第１のエミッ
タ(11a) をこの順に形成しかつ該第２の埋没拡散層(2b)
上のエピタキシャル層(3) に第２のコレクタ(3b), 第２
のベース(10b),第２のエミッタ(11b) をこの順に形成す
る工程とを有し， 該第１のコレクタ(3a)の幅と該第２のコレクタ(3b)の幅
を異ならせることを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24094791A JPH0582539A (ja) | 1991-09-20 | 1991-09-20 | 半導体装置及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24094791A JPH0582539A (ja) | 1991-09-20 | 1991-09-20 | 半導体装置及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0582539A true JPH0582539A (ja) | 1993-04-02 |
Family
ID=17067022
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP24094791A Withdrawn JPH0582539A (ja) | 1991-09-20 | 1991-09-20 | 半導体装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0582539A (ja) |
-
1991
- 1991-09-20 JP JP24094791A patent/JPH0582539A/ja not_active Withdrawn
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19981203 |