JPH0574852A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPH0574852A JPH0574852A JP3235789A JP23578991A JPH0574852A JP H0574852 A JPH0574852 A JP H0574852A JP 3235789 A JP3235789 A JP 3235789A JP 23578991 A JP23578991 A JP 23578991A JP H0574852 A JPH0574852 A JP H0574852A
- Authority
- JP
- Japan
- Prior art keywords
- lead
- bump
- bumps
- semiconductor device
- outer peripheral
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/50—Tape automated bonding [TAB] connectors, i.e. film carriers; Manufacturing methods related thereto
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/50—Tape automated bonding [TAB] connectors, i.e. film carriers; Manufacturing methods related thereto
Landscapes
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Wire Bonding (AREA)
- Lead Frames For Integrated Circuits (AREA)
Abstract
(57)【要約】
【構成】基板１上の外周部および内部活性領域にそれぞ
れ外周バンプ２と内部バンプ３を形成している。バンプ
２，３はそれぞれ第１のリード６と第２のリード７に接
続され、これらのリード６，７はそれぞれ第１，第２の
テープキャリア４，５で固定される。しかも、内部バン
プ３と同じ高さのリード支持バンプ８を設け、これによ
り第１のリード６よりも上方にある第２のリード７を支
持する。 【効果】第２のリード７の外力によるたわみをなくせる
ので、電気的短絡の防止を実現するとともに、外力等に
対する信頼性を向上させられる。
れ外周バンプ２と内部バンプ３を形成している。バンプ
２，３はそれぞれ第１のリード６と第２のリード７に接
続され、これらのリード６，７はそれぞれ第１，第２の
テープキャリア４，５で固定される。しかも、内部バン
プ３と同じ高さのリード支持バンプ８を設け、これによ
り第１のリード６よりも上方にある第２のリード７を支
持する。 【効果】第２のリード７の外力によるたわみをなくせる
ので、電気的短絡の防止を実現するとともに、外力等に
対する信頼性を向上させられる。
Description
【０００１】
【産業上の利用分野】本発明は半導体装置に関し、特に
テープキャリアに固定されたリードを有する半導体装置
に関する。
テープキャリアに固定されたリードを有する半導体装置
に関する。
【０００２】
【従来の技術】従来、この種の半導体装置は半導体基板
上でバンプを介してリードを接続するが、このリードは
テープキャリアに固定されている。このリードは内側の
バンプと外周のバンプとで長さが異なり、しかも高さも
異っている。
上でバンプを介してリードを接続するが、このリードは
テープキャリアに固定されている。このリードは内側の
バンプと外周のバンプとで長さが異なり、しかも高さも
異っている。
【０００３】図４は従来の一例を示す半導体装置の平面
図である。図４に示すように、従来のかかる半導体装置
はトランジスタ素子およびそれらによる回路が表面に形
成された半導体等の基板１を有する。この基板１の外周
部には、外周バンプ２が配置され、またトランジスタ回
路等を形成した内部領域内には、内部バンプ３が配置さ
れている。外周バンプ２に接続される第１のリード６お
よびそれを支持する第１のテープキャリア４と、内部バ
ンプ３に接続される第２のリード７およびそれを支持す
る第２のテープキャリア５とが設けられる。すなわち、
これらのリード６，７はそれぞれテープキャリア４，５
に固定される。
図である。図４に示すように、従来のかかる半導体装置
はトランジスタ素子およびそれらによる回路が表面に形
成された半導体等の基板１を有する。この基板１の外周
部には、外周バンプ２が配置され、またトランジスタ回
路等を形成した内部領域内には、内部バンプ３が配置さ
れている。外周バンプ２に接続される第１のリード６お
よびそれを支持する第１のテープキャリア４と、内部バ
ンプ３に接続される第２のリード７およびそれを支持す
る第２のテープキャリア５とが設けられる。すなわち、
これらのリード６，７はそれぞれテープキャリア４，５
に固定される。
【０００４】図５（ａ），（ｂ）はそれぞれ図４におけ
る半導体装置の正常時および障害時の状況を表わす正面
図である。図５（ａ）に示すように、正常時における内
部バンプ３は外周バンプ２よりも高く、また第２のテー
プキャリア５および第２のリード７の成す面は、第１の
テープキャリア４および第１のリード４の成す面よりも
基板１の面から離れた位置にある。また、図５（ｂ）に
示すように、障害時における第２のリード７は外力等の
影響でたわみ、そのたわんだ箇所が第１のリード６に接
触している。これは第２のリードが長いために、外周バ
ンプ２の近傍で外力等の影響を受け易いためである。
る半導体装置の正常時および障害時の状況を表わす正面
図である。図５（ａ）に示すように、正常時における内
部バンプ３は外周バンプ２よりも高く、また第２のテー
プキャリア５および第２のリード７の成す面は、第１の
テープキャリア４および第１のリード４の成す面よりも
基板１の面から離れた位置にある。また、図５（ｂ）に
示すように、障害時における第２のリード７は外力等の
影響でたわみ、そのたわんだ箇所が第１のリード６に接
触している。これは第２のリードが長いために、外周バ
ンプ２の近傍で外力等の影響を受け易いためである。
【０００５】
【発明が解決しようとする課題】上述した従来の半導体
装置は、下側の第１のリードに比べて上側の第２のリー
ドが長くなるため、第２のリードが外力でもってたわ
み、その下層に位置した第１のリードに接触し易くなっ
ている。従って、異なる電位を供給されるリード相互の
接触は、電気的短絡を引き起こし、回路上の動作不良を
生ずる原因になるという欠点がある。また、従来の半導
体装置は上側の第２のリードを内部バンプおよび第２の
テープキャリアのみで支えるため、外力や振動等に対す
る信頼性が乏しいという欠点がある。
装置は、下側の第１のリードに比べて上側の第２のリー
ドが長くなるため、第２のリードが外力でもってたわ
み、その下層に位置した第１のリードに接触し易くなっ
ている。従って、異なる電位を供給されるリード相互の
接触は、電気的短絡を引き起こし、回路上の動作不良を
生ずる原因になるという欠点がある。また、従来の半導
体装置は上側の第２のリードを内部バンプおよび第２の
テープキャリアのみで支えるため、外力や振動等に対す
る信頼性が乏しいという欠点がある。
【０００６】本発明の目的は、かかるリード間の電気的
短絡を防止するとともに、外力等に対する信頼性の高い
半導体装置を提供することにある。
短絡を防止するとともに、外力等に対する信頼性の高い
半導体装置を提供することにある。
【０００７】
【課題を解決するための手段】本発明の半導体装置は、
外周部に外周パンプを形成し且つ活性素子によって形成
された内部領域に前記外周バンプより高さの高い内部バ
ンプを形成した半導体基板と、前記外周バンプおよび前
記内部バンブにそれぞれ接続される第１および第２のリ
ードと、前記第１および第２のリードをそれぞれ固定す
る第１および第２のテープキャリアと、前記半導体基板
上の前記内部バンプと前記外周バンプの間に配置され且
つ前記内部バンプと同じ高さに形成されたリード支持バ
ンプとを有して構成される。
外周部に外周パンプを形成し且つ活性素子によって形成
された内部領域に前記外周バンプより高さの高い内部バ
ンプを形成した半導体基板と、前記外周バンプおよび前
記内部バンブにそれぞれ接続される第１および第２のリ
ードと、前記第１および第２のリードをそれぞれ固定す
る第１および第２のテープキャリアと、前記半導体基板
上の前記内部バンプと前記外周バンプの間に配置され且
つ前記内部バンプと同じ高さに形成されたリード支持バ
ンプとを有して構成される。
【０００８】
【実施例】次に、本発明の実施例について図面を参照し
て説明する。
て説明する。
【０００９】図１は本発明の第１の実施例を示す半導体
装置の平面図である。図１に示すように、本実施例は半
導体基板１上に素子と回路が形成された活性領域があ
り、この活性領域の中に内部バンプ３を配置するととも
に、活性領域外の周辺部に外周バンプ２を配置してい
る。また、内部バンプ３と外周バンプ２の間には、リー
ド支持バンプ８を配置する。これら内部バンプ３とリー
ド支持バンプ８は同じ高さであり、しかも外周バンプ２
よりも共に高く形成されている。この外周バンプ２は第
１のテープキャリア４によって支持固定された第１のリ
ード６を熱圧着法により接続する。一方、内部バンプ３
は第２のテープキャリア５によって支持固定された第２
のリード７を第１のリード６と同様に熱圧着法により接
続する。これらのリードを固定する第１のテープキャリ
ア４および第２のテープキャリア５は、リード形成面側
が互いに外向きになるようにし、向かい合ったテープキ
ャリアの面を張り合わせる。しかるに、内部バンプ３に
接続される第２のリード７は第１のリード６に比べて長
く且つたわみやすいが、内部バンプ３と外部バンプ２の
間に設けたリード支持バンプ８により支持固定されるた
め、第１のリード６および外周バンプ２とは接触しな
い。また、テープキャリア５やリード７に外力がかかっ
た場合でも、接触しないので、リード間の電気的短絡を
防止でき、回路動作上の信頼性を向上できる。
装置の平面図である。図１に示すように、本実施例は半
導体基板１上に素子と回路が形成された活性領域があ
り、この活性領域の中に内部バンプ３を配置するととも
に、活性領域外の周辺部に外周バンプ２を配置してい
る。また、内部バンプ３と外周バンプ２の間には、リー
ド支持バンプ８を配置する。これら内部バンプ３とリー
ド支持バンプ８は同じ高さであり、しかも外周バンプ２
よりも共に高く形成されている。この外周バンプ２は第
１のテープキャリア４によって支持固定された第１のリ
ード６を熱圧着法により接続する。一方、内部バンプ３
は第２のテープキャリア５によって支持固定された第２
のリード７を第１のリード６と同様に熱圧着法により接
続する。これらのリードを固定する第１のテープキャリ
ア４および第２のテープキャリア５は、リード形成面側
が互いに外向きになるようにし、向かい合ったテープキ
ャリアの面を張り合わせる。しかるに、内部バンプ３に
接続される第２のリード７は第１のリード６に比べて長
く且つたわみやすいが、内部バンプ３と外部バンプ２の
間に設けたリード支持バンプ８により支持固定されるた
め、第１のリード６および外周バンプ２とは接触しな
い。また、テープキャリア５やリード７に外力がかかっ
た場合でも、接触しないので、リード間の電気的短絡を
防止でき、回路動作上の信頼性を向上できる。
【００１０】図２は図１における半導体装置の正面図で
ある。図２に示すように、基板１上の外周バンプ２と内
部バンプ３の間にリード支持バンプ８が設けられている
ため、第２のリード７が前述した図５（ｂ）のようにた
わむ恐れがない。従って、第２のリード７と第１のリー
ド６は短絡を防止される。
ある。図２に示すように、基板１上の外周バンプ２と内
部バンプ３の間にリード支持バンプ８が設けられている
ため、第２のリード７が前述した図５（ｂ）のようにた
わむ恐れがない。従って、第２のリード７と第１のリー
ド６は短絡を防止される。
【００１１】図３は本発明の第２の実施例を示す半導体
装置の正面図である。図３に示すように、本実施例は前
述した第１の実施例と基本構成を同じにしているが、本
実施例では基板表面に導電性のある表面配線１０が第２
のリード７と直行して走っている。しかも、この第２の
リード７を支持するバンプは、第１のリード支持バンプ
８と第２のリード支持バンプ９の２つが形成されてい
る。すなわち、第２のリード７は配線１０から見て第２
のテープキャリア５側に配置された第１のリード支持バ
ンプ８と、内部バンプ３側に配置された第２のリード支
持バンプ９とによって支持固定されている。従って、第
２のリード７は、第１のリード６に接触しないだけてな
く、表面配線１０とも接触せず短絡を防止できる。
装置の正面図である。図３に示すように、本実施例は前
述した第１の実施例と基本構成を同じにしているが、本
実施例では基板表面に導電性のある表面配線１０が第２
のリード７と直行して走っている。しかも、この第２の
リード７を支持するバンプは、第１のリード支持バンプ
８と第２のリード支持バンプ９の２つが形成されてい
る。すなわち、第２のリード７は配線１０から見て第２
のテープキャリア５側に配置された第１のリード支持バ
ンプ８と、内部バンプ３側に配置された第２のリード支
持バンプ９とによって支持固定されている。従って、第
２のリード７は、第１のリード６に接触しないだけてな
く、表面配線１０とも接触せず短絡を防止できる。
【００１２】
【発明の効果】以上説明したように、本発明の半導体装
置は、基板上で内部バンプと外周バンプの間に内部バン
プと同じ高さのリード支持バンプを配置することによ
り、第１のリードと第２のリードの接触を防止できるの
で、電気的な短絡を防止できるという効果である。ま
た、本発明は第２のリードの機械的強度を増大できるの
で、信頼性を向上させることができるという効果があ
る。
置は、基板上で内部バンプと外周バンプの間に内部バン
プと同じ高さのリード支持バンプを配置することによ
り、第１のリードと第２のリードの接触を防止できるの
で、電気的な短絡を防止できるという効果である。ま
た、本発明は第２のリードの機械的強度を増大できるの
で、信頼性を向上させることができるという効果があ
る。
【図１】本発明の第１の実施例を示す半導体装置の平面
図である。
図である。
【図２】図１における半導体装置の正面図である。
【図３】本発明の第２の実施例を示す半導体装置の正面
図である。
図である。
【図４】従来の一例を示す半導体装置の平面図である。
【図５】図４における半導体装置の正常時および障害時
の状態を表わす正面図である。
の状態を表わす正面図である。
１ 基板 ２ 外周バンプ ３ 内部バンプ ４ 第１のテープキャリア ５ 第２のテープキャリア ６ 第１のリード ７ 第２のリード ８，９ リード支持バンプ １０ 表面配線
Claims (2)
- 【請求項１】 外周部に外周パンプを形成し且つ活性素
子によって形成された内部領域に前記外周バンプより高
さの高い内部バンプを形成した半導体基板と、前記外周
バンプおよび前記内部バンブにそれぞれ接続される第１
および第２のリードと、前記第１および第２のリードを
それぞれ固定する第１および第２のテープキャリアと、
前記半導体基板上の前記内部バンプと前記外周バンプの
間に配置され且つ前記内部バンプと同じ高さに形成され
たリード支持バンプとを有することを特徴とする半導体
装置。 - 【請求項２】 前記リード支持バンプは、前記外周バン
プおよび前記内部バンプの内側に前記内部バンプと同じ
高さでそれぞれ一個づつ形成され、共に前記第２のリー
ドを支持することを特徴とする請求項１記載の半導体装
置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3235789A JPH0574852A (ja) | 1991-09-17 | 1991-09-17 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3235789A JPH0574852A (ja) | 1991-09-17 | 1991-09-17 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0574852A true JPH0574852A (ja) | 1993-03-26 |
Family
ID=16991283
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3235789A Pending JPH0574852A (ja) | 1991-09-17 | 1991-09-17 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0574852A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0645806A1 (en) * | 1993-04-08 | 1995-03-29 | Seiko Epson Corporation | Semiconductor device |
-
1991
- 1991-09-17 JP JP3235789A patent/JPH0574852A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0645806A1 (en) * | 1993-04-08 | 1995-03-29 | Seiko Epson Corporation | Semiconductor device |
| EP0645806A4 (en) * | 1993-04-08 | 1995-10-11 | Seiko Epson Corp | SEMICONDUCTOR DEVICE. |
| US5563445A (en) * | 1993-04-08 | 1996-10-08 | Seiko Epson Corporation | Semiconductor device |
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