JPH0574234B2 - - Google Patents
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- JPH0574234B2 JPH0574234B2 JP2049689A JP2049689A JPH0574234B2 JP H0574234 B2 JPH0574234 B2 JP H0574234B2 JP 2049689 A JP2049689 A JP 2049689A JP 2049689 A JP2049689 A JP 2049689A JP H0574234 B2 JPH0574234 B2 JP H0574234B2
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- 238000009792 diffusion process Methods 0.000 claims description 76
- 239000004065 semiconductor Substances 0.000 claims description 29
- 239000000758 substrate Substances 0.000 claims description 28
- 239000012535 impurity Substances 0.000 claims description 19
- 238000005468 ion implantation Methods 0.000 claims description 16
- 238000000034 method Methods 0.000 claims description 14
- 238000004519 manufacturing process Methods 0.000 claims description 11
- 230000002093 peripheral effect Effects 0.000 claims description 3
- 238000001947 vapour-phase growth Methods 0.000 claims description 3
- 238000000137 annealing Methods 0.000 description 6
- 238000011084 recovery Methods 0.000 description 6
- 238000005516 engineering process Methods 0.000 description 4
- 238000005530 etching Methods 0.000 description 4
- 230000007547 defect Effects 0.000 description 3
- 238000010438 heat treatment Methods 0.000 description 3
- 229910004298 SiO 2 Inorganic materials 0.000 description 2
- 230000003247 decreasing effect Effects 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 230000003647 oxidation Effects 0.000 description 2
- 238000007254 oxidation reaction Methods 0.000 description 2
- 238000003892 spreading Methods 0.000 description 2
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 1
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 1
- 230000001133 acceleration Effects 0.000 description 1
- 229910052785 arsenic Inorganic materials 0.000 description 1
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 1
- 229910052796 boron Inorganic materials 0.000 description 1
- 239000003990 capacitor Substances 0.000 description 1
- 239000004020 conductor Substances 0.000 description 1
- 229910052698 phosphorus Inorganic materials 0.000 description 1
- 239000011574 phosphorus Substances 0.000 description 1
- 229920006395 saturated elastomer Polymers 0.000 description 1
Landscapes
- Semiconductor Integrated Circuits (AREA)
- Bipolar Integrated Circuits (AREA)
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、可変容量ダイオード素子とその製造
方法に関し、高周波直列抵抗Rsを低減すること
によつて性能指数Ｑの向上を図るものである。
方法に関し、高周波直列抵抗Rsを低減すること
によつて性能指数Ｑの向上を図るものである。
一般に、可変容量ダイオード素子は、プレーナ
構造で製造されるものが多い。以下、第３図に基
づいて従来の可変容量ダイオード素子とその製造
方法について説明する。
構造で製造されるものが多い。以下、第３図に基
づいて従来の可変容量ダイオード素子とその製造
方法について説明する。
第３図に於いて、Ｎ型の低抵抗の半導体基板１
に気相成長法によつて、Ｎ型で半導体基板１より
高比抵抗の例えば1Ωcm前後の比抵抗のエピタキ
シヤル層１３を厚さ45μｍ程度に形成して半導体
基体を形成する（第３図ａ参照）。このエピタキ
シヤル層１３の主表面に表面保護の為の熱酸化処
理を施して熱酸化膜（SiO2膜）１４を１〜2μｍ
形成する。その後、エツチング工程によつて開口
部を設ける。次に、イオン注入法によつてＮ型の
不純物元素を加速電圧が130KeVであつて、ドー
ズ量が（２〜３）×1013cm-2の条件にてエピタキ
シヤル層１３が露呈する開口部に打ち込む。尚、
イオン注入は、100〜3000Åの酸化膜を通して打
ち込んでもよい。次に、イオン注入によつて生じ
た格子欠陥回復とキヤリア回復の為のアニールを
兼ねた熱処理を施して、前記エピタキシヤル層よ
り高不純物濃度のN+型の拡散層１５を形成する
（第３図ｂ参照）。次に、この拡散層１５の表面露
呈部を覆い、且つ、拡散層１５の拡散深さより浅
いP++型拡散層１６を形成して、拡散層１５とに
よりPN接合を形成する（第３図のｃ参照）。こ
の後、半導体基体表裏に電極を形成して可変容量
ダイオード素子を形成する。
に気相成長法によつて、Ｎ型で半導体基板１より
高比抵抗の例えば1Ωcm前後の比抵抗のエピタキ
シヤル層１３を厚さ45μｍ程度に形成して半導体
基体を形成する（第３図ａ参照）。このエピタキ
シヤル層１３の主表面に表面保護の為の熱酸化処
理を施して熱酸化膜（SiO2膜）１４を１〜2μｍ
形成する。その後、エツチング工程によつて開口
部を設ける。次に、イオン注入法によつてＮ型の
不純物元素を加速電圧が130KeVであつて、ドー
ズ量が（２〜３）×1013cm-2の条件にてエピタキ
シヤル層１３が露呈する開口部に打ち込む。尚、
イオン注入は、100〜3000Åの酸化膜を通して打
ち込んでもよい。次に、イオン注入によつて生じ
た格子欠陥回復とキヤリア回復の為のアニールを
兼ねた熱処理を施して、前記エピタキシヤル層よ
り高不純物濃度のN+型の拡散層１５を形成する
（第３図ｂ参照）。次に、この拡散層１５の表面露
呈部を覆い、且つ、拡散層１５の拡散深さより浅
いP++型拡散層１６を形成して、拡散層１５とに
よりPN接合を形成する（第３図のｃ参照）。こ
の後、半導体基体表裏に電極を形成して可変容量
ダイオード素子を形成する。
上述の従来の可変容量ダイオード素子に於いて
は、Ｐ型の拡散層１６の不純物濃度がN+型の拡
散層１５やエピタキシヤル層１３の夫々の不純物
濃度より充分高いとすれば、逆バイアス電圧VR
を印加した場合に、Ｐ型拡散層１６内の空乏層の
幅は、N+型の拡散層１５とエピタキシヤル層１
３の領域内の空乏層の拡がり幅に較べて無視でき
る程度に狭いものである。即ち、第４図で説明す
れば、可変容量ダイオード素子の可変容量Cjは、
Ｎ型の拡散層１５とＰ型の拡散層１６のPN接合
J1で発生する空乏層２０による接合容量Cj1とエ
ピタキシヤル層１３とＰ型の拡散層１６とのPN
接合J2で発生する空乏層２１による接合容量Cj2
の合成容量と考えられる。エピタキシヤル層１３
の不純物濃度は、N+型の拡散層１５のそれより
低いので、エピタキシヤル層の空乏層２１の拡が
り幅は、拡散層１５の空乏層２０の拡がり幅より
大きくなる。又、印加電圧VRを増減することに
よつて空乏層２０，２１の拡がり幅が増減するの
で、容量Cj1，Cj2が可変し、その合成容量である
可変容量Cjが発生する。
は、Ｐ型の拡散層１６の不純物濃度がN+型の拡
散層１５やエピタキシヤル層１３の夫々の不純物
濃度より充分高いとすれば、逆バイアス電圧VR
を印加した場合に、Ｐ型拡散層１６内の空乏層の
幅は、N+型の拡散層１５とエピタキシヤル層１
３の領域内の空乏層の拡がり幅に較べて無視でき
る程度に狭いものである。即ち、第４図で説明す
れば、可変容量ダイオード素子の可変容量Cjは、
Ｎ型の拡散層１５とＰ型の拡散層１６のPN接合
J1で発生する空乏層２０による接合容量Cj1とエ
ピタキシヤル層１３とＰ型の拡散層１６とのPN
接合J2で発生する空乏層２１による接合容量Cj2
の合成容量と考えられる。エピタキシヤル層１３
の不純物濃度は、N+型の拡散層１５のそれより
低いので、エピタキシヤル層の空乏層２１の拡が
り幅は、拡散層１５の空乏層２０の拡がり幅より
大きくなる。又、印加電圧VRを増減することに
よつて空乏層２０，２１の拡がり幅が増減するの
で、容量Cj1，Cj2が可変し、その合成容量である
可変容量Cjが発生する。
可変容量ダイオード素子の可変容量Cjは、次の
ような関係式で示される。
ような関係式で示される。
Wj （2Ksε0・（ΦB＋VR）／qN（ｘ））1/N ……(1)
Cj αKsε0A／Wj ……(2)
但し、Wjは空乏層の幅、Ｎ（ｘ）は不純物濃
度、Ksは半導体基板の誘電率、ε0は真空中の誘
電率（8.85×10-12F／m2）、ｑは電子の電荷（1.60
×10-19C）、ΦBはPN接合の拡散電位、ｎは素子
の不純物元素の濃度傾斜で決まる指数、Ａは素子
の面積を表している。
度、Ksは半導体基板の誘電率、ε0は真空中の誘
電率（8.85×10-12F／m2）、ｑは電子の電荷（1.60
×10-19C）、ΦBはPN接合の拡散電位、ｎは素子
の不純物元素の濃度傾斜で決まる指数、Ａは素子
の面積を表している。
上記の(1)、(2)の式から空乏層の拡がり幅が、Ｐ
型拡散層１５のPN接合を形成する半導体層の不
純物濃度に依存している。従つて、可変容量ダイ
オード素子に逆バイアス電圧VRを印加すると、
拡散層１５より比抵抗の低いエピタキシヤル層１
３の空乏層２１の拡がり幅Wj2は、拡散層１５に
拡がる空乏層２０の幅Wj1より大きくなり、更
に、印加電圧VRを大きくすると、空乏層が延び
て半導体基板１にぶつかり、空乏層２１がそれ以
上進まない。所謂容量−電圧特性の飽和傾向を示
すことが(1)、(2)式から明らかである。
型拡散層１５のPN接合を形成する半導体層の不
純物濃度に依存している。従つて、可変容量ダイ
オード素子に逆バイアス電圧VRを印加すると、
拡散層１５より比抵抗の低いエピタキシヤル層１
３の空乏層２１の拡がり幅Wj2は、拡散層１５に
拡がる空乏層２０の幅Wj1より大きくなり、更
に、印加電圧VRを大きくすると、空乏層が延び
て半導体基板１にぶつかり、空乏層２１がそれ以
上進まない。所謂容量−電圧特性の飽和傾向を示
すことが(1)、(2)式から明らかである。
この状態を第５図の容量−電圧特性を示しした
図で説明すれば、従来の可変容量ダイオード素子
にあつては、印加電圧VRが約15Vを過ぎると曲
線の傾斜がゆるくなり、印加電圧Vsで飽和傾向
を示し、容量はCsで飽和する。このように従来の
可変容量ダイオード素子では、周辺から延びてい
る空乏層２１によつて、容量Cjの電圧変化比が小
さくなり、飽和となる欠点があり、従つて、高周
波直列抵抗Rsを小さくするべく、エピタキシヤ
ル層１３の厚さt1を薄くして、性能指数Ｑを向上
させることができなかつた。
図で説明すれば、従来の可変容量ダイオード素子
にあつては、印加電圧VRが約15Vを過ぎると曲
線の傾斜がゆるくなり、印加電圧Vsで飽和傾向
を示し、容量はCsで飽和する。このように従来の
可変容量ダイオード素子では、周辺から延びてい
る空乏層２１によつて、容量Cjの電圧変化比が小
さくなり、飽和となる欠点があり、従つて、高周
波直列抵抗Rsを小さくするべく、エピタキシヤ
ル層１３の厚さt1を薄くして、性能指数Ｑを向上
させることができなかつた。
本発明は、上述の如き課題を解消する為になさ
れたもので、その主な目的は、エピタキシヤル層
を薄くして高周波直列抵抗Rsを小さくし、性能
指数Ｑを高めることのできる可変容量ダイオード
素子とその製造方法を提供するものである。
れたもので、その主な目的は、エピタキシヤル層
を薄くして高周波直列抵抗Rsを小さくし、性能
指数Ｑを高めることのできる可変容量ダイオード
素子とその製造方法を提供するものである。
更に他の目的は、容量−電圧特性の飽和傾向を
改善できる可変容量ダイオード素子とその製造方
法を提供するものである。
改善できる可変容量ダイオード素子とその製造方
法を提供するものである。
第１導電型の半導体基板の中央を除く周辺部に
該第１の導電型で半導体基板より高比抵抗の第１
導電型の埋込層を形成し、第１導電型の半導体基
板に第１の導電型で半導体基板より高比抵抗の第
１導電型のエピタキシヤル層を気相成長法によつ
て形成する。該エピタキシヤル層の主表面に熱酸
化膜を形成し、該熱酸化膜をエツチングにより除
去して第１の開口部を形成し、該第１の開口部に
イオン注入によつて第１導電型の不純物元素を深
く打ち込み拡散させて第１の拡散層を形成する。
その後、該第１の開口部にイオン注入によつて第
２導電型不純物元素を打ち込み拡散を行つて、該
エピタキシヤル層より低比抵抗の第２の拡散層を
形成する。続いて、該第１の開口部より大きく第
２の開口部を形成し、該第２の開口部からイオン
注入によつて第２導電型の不純物元素を打ち込
み、ランプアニール工程を経て該第１の拡散層を
覆う浅い第２導電型の第３の拡散層を形成して
PN接合を形成する。
該第１の導電型で半導体基板より高比抵抗の第１
導電型の埋込層を形成し、第１導電型の半導体基
板に第１の導電型で半導体基板より高比抵抗の第
１導電型のエピタキシヤル層を気相成長法によつ
て形成する。該エピタキシヤル層の主表面に熱酸
化膜を形成し、該熱酸化膜をエツチングにより除
去して第１の開口部を形成し、該第１の開口部に
イオン注入によつて第１導電型の不純物元素を深
く打ち込み拡散させて第１の拡散層を形成する。
その後、該第１の開口部にイオン注入によつて第
２導電型不純物元素を打ち込み拡散を行つて、該
エピタキシヤル層より低比抵抗の第２の拡散層を
形成する。続いて、該第１の開口部より大きく第
２の開口部を形成し、該第２の開口部からイオン
注入によつて第２導電型の不純物元素を打ち込
み、ランプアニール工程を経て該第１の拡散層を
覆う浅い第２導電型の第３の拡散層を形成して
PN接合を形成する。
本発明の可変容量ダイオード素子は、N-型の
エピタキシヤル層より低比抵抗のＮ型拡散層をイ
オン注入によつて深く形成し、そのN+型拡散層
の表面露呈部に囲まれた領域内に拡散長の深い
P+型拡散層を形成し、従来のPN接合より深い位
置にPN接合を形成するとともに、側面にもN+型
拡散層とによるPN接合を形成することによつ
て、PN接合のＮ型拡散層の不純物濃度を高く保
ち、且つ、N+型拡散層の主表面露呈部を覆うよ
うに浅い蓋状のP++型拡散層を形成する。このよ
うに浅い位置とそれより深い位置にPN接合を形
成して、且つ、前記N+型拡散層直下を除く周辺
のエピタキシヤル層と半導体基板との境界部にＮ
型の埋込層を形成することによつて、エピタキシ
ヤル層を薄くして高周波直列抵抗Rsを低減した
ものである。
エピタキシヤル層より低比抵抗のＮ型拡散層をイ
オン注入によつて深く形成し、そのN+型拡散層
の表面露呈部に囲まれた領域内に拡散長の深い
P+型拡散層を形成し、従来のPN接合より深い位
置にPN接合を形成するとともに、側面にもN+型
拡散層とによるPN接合を形成することによつ
て、PN接合のＮ型拡散層の不純物濃度を高く保
ち、且つ、N+型拡散層の主表面露呈部を覆うよ
うに浅い蓋状のP++型拡散層を形成する。このよ
うに浅い位置とそれより深い位置にPN接合を形
成して、且つ、前記N+型拡散層直下を除く周辺
のエピタキシヤル層と半導体基板との境界部にＮ
型の埋込層を形成することによつて、エピタキシ
ヤル層を薄くして高周波直列抵抗Rsを低減した
ものである。
本発明の可変容量ダイオード素子について第１
図、第２図に基づいて、可変容量ダイオード素子
とその製造方法について説明する。
図、第２図に基づいて、可変容量ダイオード素子
とその製造方法について説明する。
Ｎ型であつて低比抵抗の半導体基板１に半導体
基板１の中央部を除く周辺にN-型の埋込層３を
形成すべくＰ型導電型の不純物を拡散させてN-
型拡散層を形成する（第１図ａ参照）。その半導
体基板１に気相成長法によつて、Ｎ型で半導体基
板１より高比抵抗の例えば1Ωcm前後の比抵抗を
有するエピタキシヤル層４を従来のものより薄い
３〜4μｍの厚さに形成する（第１図ｂ参照）。エ
ピタキシヤル層４の主表面に表面保護の為の熱酸
化膜（SiO2膜）５を熱酸化処理によつて１〜2μ
ｍの厚さに形成した後に、熱酸化膜をエツチング
により除去して開口部６を設ける。その開口部６
からイオン注入によつて、Ｎ型の不純物元素
（燐、砒素等）を、加速電圧が130KeV、ドーズ
量が（２〜３）×1013cm-2の条件にて開口部６を
通してエピタキシヤル層４に注入する。その後、
イオン注入による格子欠陥回復とキヤリア回復の
為のアニールを兼ねた熱処理を施すと共に熱拡散
を行つて、その拡散層７の拡散長を２〜3μｍと
する（第１図ｃ参照）。続いて、開口部６を用い
て次のイオン注入工程を行う。Ｐ型の不純物元素
（ボロン等）を加速電圧が100KeV、ドーズ量が
（５〜８）×1013cm-2の条件にて開口部６からイオ
ン注入によつて打ち込んで拡散層７の内側に拡散
層８を形成する（第１図ｄ参照）。この拡散工程
では、新たに開口部を設けることなく、開口部６
を用いて拡散層８をセルフアラインメント技術で
形成する。無論、新たに開口部６より狭い開口部
をエツチングによつて形成してもよい。次に、拡
散層７の拡散領域が主表面から露呈した開口部９
を形成すべく熱酸化膜が除去され、イオン注入に
よつて、Ｐ型の不純物元素（ボロン等）が、加速
電圧20KeV、ドーズ量（５〜８）×1013cm-2の条
件にて開口部９に打ち込まれ、P++型の拡散層１
０が形成される（第１図ｅ）。この拡散層１０は、
シヤロー拡散技術で形成されており、赤外線によ
り急速加熱処理工程であるランプアニール工程等
でイオン注入によつて生じた格子欠陥回復とキヤ
リア回復を行う。続いて、この半導体基板表裏に
導電体を被着して電極形成する。
基板１の中央部を除く周辺にN-型の埋込層３を
形成すべくＰ型導電型の不純物を拡散させてN-
型拡散層を形成する（第１図ａ参照）。その半導
体基板１に気相成長法によつて、Ｎ型で半導体基
板１より高比抵抗の例えば1Ωcm前後の比抵抗を
有するエピタキシヤル層４を従来のものより薄い
３〜4μｍの厚さに形成する（第１図ｂ参照）。エ
ピタキシヤル層４の主表面に表面保護の為の熱酸
化膜（SiO2膜）５を熱酸化処理によつて１〜2μ
ｍの厚さに形成した後に、熱酸化膜をエツチング
により除去して開口部６を設ける。その開口部６
からイオン注入によつて、Ｎ型の不純物元素
（燐、砒素等）を、加速電圧が130KeV、ドーズ
量が（２〜３）×1013cm-2の条件にて開口部６を
通してエピタキシヤル層４に注入する。その後、
イオン注入による格子欠陥回復とキヤリア回復の
為のアニールを兼ねた熱処理を施すと共に熱拡散
を行つて、その拡散層７の拡散長を２〜3μｍと
する（第１図ｃ参照）。続いて、開口部６を用い
て次のイオン注入工程を行う。Ｐ型の不純物元素
（ボロン等）を加速電圧が100KeV、ドーズ量が
（５〜８）×1013cm-2の条件にて開口部６からイオ
ン注入によつて打ち込んで拡散層７の内側に拡散
層８を形成する（第１図ｄ参照）。この拡散工程
では、新たに開口部を設けることなく、開口部６
を用いて拡散層８をセルフアラインメント技術で
形成する。無論、新たに開口部６より狭い開口部
をエツチングによつて形成してもよい。次に、拡
散層７の拡散領域が主表面から露呈した開口部９
を形成すべく熱酸化膜が除去され、イオン注入に
よつて、Ｐ型の不純物元素（ボロン等）が、加速
電圧20KeV、ドーズ量（５〜８）×1013cm-2の条
件にて開口部９に打ち込まれ、P++型の拡散層１
０が形成される（第１図ｅ）。この拡散層１０は、
シヤロー拡散技術で形成されており、赤外線によ
り急速加熱処理工程であるランプアニール工程等
でイオン注入によつて生じた格子欠陥回復とキヤ
リア回復を行う。続いて、この半導体基板表裏に
導電体を被着して電極形成する。
本発明の可変容量ダイオード素子にあつては、
第２図に示すように空乏層の拡がり幅は、逆バイ
アス電圧が印加されることにより、PN接合J1直
下の空乏層１１、及びP+型拡散層８とN+型拡散
層７とのPN接合J2による横側に発生する空乏層
と、N-型エピタキシヤル層４とP++型の拡散層
１０とのPN接合J3による空乏層との和である空
乏層１２が、第２図に示す如く発生する。
第２図に示すように空乏層の拡がり幅は、逆バイ
アス電圧が印加されることにより、PN接合J1直
下の空乏層１１、及びP+型拡散層８とN+型拡散
層７とのPN接合J2による横側に発生する空乏層
と、N-型エピタキシヤル層４とP++型の拡散層
１０とのPN接合J3による空乏層との和である空
乏層１２が、第２図に示す如く発生する。
従来の可変容量ダイオード素子の容量−電圧特
性は、第５図イに示すように印加電圧VRがVsの
値となつたときに容量が空洞層が半導体基体１に
到達することにより飽和する。それに対して、本
発明の可変容量ダイオード素子は、第５図ロに示
すように印加電圧V1まで拡大することができる。
又、エピタキシヤル層４の厚さt2を従来の厚さt1
のものより薄くすることが可能であり、P++型拡
散層０の拡散長を浅いものとして主表面近傍に
PN接合を形成するとともに、主なPN接合J1部を
深い位置に形成した為に、PN接合J1直下の空乏
層１１と接合J2，J3の空乏層１２の延びを略均等
なものとすることができる。更に、印加電圧VR
を増して行くと横側の空乏層１２は、埋込層３に
延びて行き飽和傾向が改善できる。従つて、従来
の可変容量ダイオード素子と比較して、P++型の
拡散層１０が薄く形成される分、又、埋込層３が
形成されている分、空乏層の拡がる範囲を増やす
ことができると共に、印加電圧VRに対する容量
変化の範囲を大きくとれる。又、従来のものより
エピタキシヤル層の厚さを薄くでき、高周波直列
抵抗Rsを小さくできるので、性能指数Ｑを高め
ることができる。
性は、第５図イに示すように印加電圧VRがVsの
値となつたときに容量が空洞層が半導体基体１に
到達することにより飽和する。それに対して、本
発明の可変容量ダイオード素子は、第５図ロに示
すように印加電圧V1まで拡大することができる。
又、エピタキシヤル層４の厚さt2を従来の厚さt1
のものより薄くすることが可能であり、P++型拡
散層０の拡散長を浅いものとして主表面近傍に
PN接合を形成するとともに、主なPN接合J1部を
深い位置に形成した為に、PN接合J1直下の空乏
層１１と接合J2，J3の空乏層１２の延びを略均等
なものとすることができる。更に、印加電圧VR
を増して行くと横側の空乏層１２は、埋込層３に
延びて行き飽和傾向が改善できる。従つて、従来
の可変容量ダイオード素子と比較して、P++型の
拡散層１０が薄く形成される分、又、埋込層３が
形成されている分、空乏層の拡がる範囲を増やす
ことができると共に、印加電圧VRに対する容量
変化の範囲を大きくとれる。又、従来のものより
エピタキシヤル層の厚さを薄くでき、高周波直列
抵抗Rsを小さくできるので、性能指数Ｑを高め
ることができる。
即ち、性能指数Ｑは、
Ｑ １／ωCR ……(3)
と表される。但し、ωは角周波数、Ｃは容量、Ｒ
は抵抗を示す。又、１／ωCRは、次のように表
される。
は抵抗を示す。又、１／ωCRは、次のように表
される。
１／ωCR＝１／ωC（ρt／Ｓ） ……(4)
但し、Ｓは素子の面積、ρは比抵抗、ｔはエピ
タキシヤル層の厚さである。
タキシヤル層の厚さである。
ωCρ／Ｓを一定CRとすると、(4)式は、
１／ωCR＝１／tCR ……(5)
と表される。
従つて、(5)式から明らかなようにエピタキシヤ
ル層４の厚さｔを薄くすることによつて、性能指
数Ｑを向上させることが明らかである。たとえ
ば、エピタキシヤル層の厚さｔが8μｍの可変容
量ダイオード素子の性能指数Ｑが最低値で200で
あるのに対して、エピタキシヤル層の厚さｔを
4μｍとすると、性能指数Ｑは最低値で600程度に
高めること可能である。
ル層４の厚さｔを薄くすることによつて、性能指
数Ｑを向上させることが明らかである。たとえ
ば、エピタキシヤル層の厚さｔが8μｍの可変容
量ダイオード素子の性能指数Ｑが最低値で200で
あるのに対して、エピタキシヤル層の厚さｔを
4μｍとすると、性能指数Ｑは最低値で600程度に
高めること可能である。
本発明の可変容量ダイオード素子は、従来の可
変容量ダイオード素子のエピタキシヤル層の厚さ
を容易に１〜2μｍ程度薄く形成できる為に、高
周波直列抵抗Rsを小さくできる。従つて、本発
明の可変容量ダイオード素子は、性能指数Ｑが高
い用途に極めて有用なものである。
変容量ダイオード素子のエピタキシヤル層の厚さ
を容易に１〜2μｍ程度薄く形成できる為に、高
周波直列抵抗Rsを小さくできる。従つて、本発
明の可変容量ダイオード素子は、性能指数Ｑが高
い用途に極めて有用なものである。
更に、本発明の可変容量ダイオード素子は、埋
込層３を設けることにより、従来の可変容量ダイ
オード素子の容量−電圧特性の飽和傾向を抑えて
可変電圧範囲を広くすることができる利点があ
る。
込層３を設けることにより、従来の可変容量ダイ
オード素子の容量−電圧特性の飽和傾向を抑えて
可変電圧範囲を広くすることができる利点があ
る。
又、本発明の可変容量ダイオード素子の製造方
法によれば、イオン注入法によつてＰ型拡散層を
深く形成することで、エピタキシヤル層の深い位
置にPN接合を形成することが可能であり、且
つ、ランプアニール工程等のシヤロー拡散技術を
用いて浅いP++型拡散層を形成することにより半
導体基体主表面近傍に容易にPN接合が形成でき
る為、素子の耐圧を劣化させることもない。
法によれば、イオン注入法によつてＰ型拡散層を
深く形成することで、エピタキシヤル層の深い位
置にPN接合を形成することが可能であり、且
つ、ランプアニール工程等のシヤロー拡散技術を
用いて浅いP++型拡散層を形成することにより半
導体基体主表面近傍に容易にPN接合が形成でき
る為、素子の耐圧を劣化させることもない。
更に、ランプアニール工程によつてP++型拡散
層１０が極めて薄く形成できると共に、埋込層３
が形成されているので、空乏層１２が半導体基板
１に到達する距離が増す。従つて、従来の可変容
量ダイオード素子のエピタキシヤル層２より薄く
することが可能であり、製造コストの低減も可能
である。又、拡散層８の拡散工程でセルフアライ
ンメント技術を用いれば、従来の拡散マスクと同
じもので製造工程が可能な利点も有する。
層１０が極めて薄く形成できると共に、埋込層３
が形成されているので、空乏層１２が半導体基板
１に到達する距離が増す。従つて、従来の可変容
量ダイオード素子のエピタキシヤル層２より薄く
することが可能であり、製造コストの低減も可能
である。又、拡散層８の拡散工程でセルフアライ
ンメント技術を用いれば、従来の拡散マスクと同
じもので製造工程が可能な利点も有する。
第１図は、本発明の可変容量ダイオード素子の
製造工程を示す断面図、第２図は、本発明の可変
容量ダイオード素子の空乏層の拡がりを説明する
為の断面図、第３図は、従来の可変容量ダイオー
ド素子の製造工程を示す断面図、第４図は、従来
の可変容量ダイオード素子の空乏層の拡がりを示
す為の断面図、第５図は、可変容量ダイオード素
子の容量−電圧特性を示す図である。 １……半導体基板、２，５……絶縁膜、３……
埋込層、４……エピタキシヤル層、６，９……開
口部、７……Ｎ型拡散層、８，１０……Ｐ型拡散
層。
製造工程を示す断面図、第２図は、本発明の可変
容量ダイオード素子の空乏層の拡がりを説明する
為の断面図、第３図は、従来の可変容量ダイオー
ド素子の製造工程を示す断面図、第４図は、従来
の可変容量ダイオード素子の空乏層の拡がりを示
す為の断面図、第５図は、可変容量ダイオード素
子の容量−電圧特性を示す図である。 １……半導体基板、２，５……絶縁膜、３……
埋込層、４……エピタキシヤル層、６，９……開
口部、７……Ｎ型拡散層、８，１０……Ｐ型拡散
層。
Claims (1)
- 【特許請求の範囲】 １ 第１導電型の半導体基板に該第１導電型で半
導体基板より高比抵抗の第１導電型のエピタキシ
ヤル層が形成された半導体基体と、該半導体基板
と該エピタキシヤル層の素子中央を除く境界部に
形成された該半導体基板より高比抵抗の第１導電
型の埋込層と、該エピタキシヤル層の素子中央部
に形成された該エピタキシヤル層より低比抵抗の
第１導電型の拡散層と、該第１の拡散層に囲まれ
該第１の拡散層とPN接合を形成する該第１の拡
散層より低比抵抗の第２導電型の第２の拡散層
と、該エピタキシヤル層より低比抵抗であり、該
エピタキシヤル層とPN接合を形成し、該第１の
拡散層の主表面露呈部を覆う浅い第２導電型の第
３の拡散層とからなることを特徴とする可変容量
ダイオード素子。 ２ 第１導電型の半導体基板の中央を除く周辺部
に該第１の導電型で半導体基板より高比抵抗の第
１導電型の埋込層を形成すべく第１の拡散層を形
成した後、該半導体基板に第１導電型のエピタキ
シヤル層を気相成長によつて形成し、該エピタキ
シヤル層の主表面に熱酸化膜を形成した後、該熱
酸化膜を除去して第１の開口部を形成し、該第１
の開口部を通しイオン注入によつて第１導電型の
不純物元素を深く打ち込んだ後に、拡散工程を行
つて該エピタキシヤル層主表面中央部に第２の拡
散層を形成し、該第１の開口部を用いて第２導電
型の不純物元素をイオン注入によつて打ち込み、
該第１の拡散層より浅く該エピタキシヤル層より
低比抵抗の第２導電型の第２の拡散層を形成した
後、該第１の開口部より大きな開口部を形成すべ
く熱酸化膜を除去して第３の開口部を形成し、該
第２の開口部からイオン注入によつて第２導電型
の不純物元素を打ち込み、該第２の拡散層を覆う
浅い第２導電型の第４の拡散層を形成してなるこ
とを特徴とする可変容量ダイオード素子の製造方
法。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2049689A JPH02201971A (ja) | 1989-01-30 | 1989-01-30 | 可変容量ダイオード素子とその製造方法 |
| US07/466,244 US4987459A (en) | 1989-01-19 | 1990-01-17 | Variable capacitance diode element having wide capacitance variation range |
| US07/466,204 US5017950A (en) | 1989-01-19 | 1990-01-17 | Variable-capacitance diode element having wide capacitance variation range |
| US07/537,689 US5024955A (en) | 1989-01-19 | 1990-06-13 | Variable-capacitance diode element having wide capacitance variation range |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2049689A JPH02201971A (ja) | 1989-01-30 | 1989-01-30 | 可変容量ダイオード素子とその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02201971A JPH02201971A (ja) | 1990-08-10 |
| JPH0574234B2 true JPH0574234B2 (ja) | 1993-10-18 |
Family
ID=12028771
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2049689A Granted JPH02201971A (ja) | 1989-01-19 | 1989-01-30 | 可変容量ダイオード素子とその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02201971A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP5072146B2 (ja) * | 2001-05-23 | 2012-11-14 | ローム株式会社 | 可変容量ダイオード及びその製造方法 |
-
1989
- 1989-01-30 JP JP2049689A patent/JPH02201971A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPH02201971A (ja) | 1990-08-10 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| R250 | Receipt of annual fees |
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