JPH0573089B2

JPH0573089B2 -

Info

Publication number: JPH0573089B2
Application number: JP19037484A
Authority: JP
Inventors: Takuji Nakanishi; Haruo Yoshikyo
Original assignee: Nippon Telegraph and Telephone Corp
Current assignee: Nippon Telegraph and Telephone Corp
Priority date: 1984-09-11
Filing date: 1984-09-11
Publication date: 1993-10-13
Also published as: JPS6167321A

Description

【発明の詳細な説明】産業上の利用分野本発明は、ジヨセフソン接合素子を用いて構成
されたジヨセフソンAD変換回路に関する。

従来の技術ジヨセフソン接合素子を用いて構成されたジヨ
セフソンAD変換回路として、従来、第１図を伴
なつて次に述べる構成を有するものが提案されて
いる。

すなわち、バイアス電流線１と、制御電流線２
及び３とを有し、且つ制御電流線２に供給される
制御電流（以下、これを制御電流I_cとする）の値
と、バイアス電流線１に供給されるバイアス電流
I_bの値とに応じて、出力端４及び４′間で、零電
圧状態または有電圧状態をとり、その零電圧状態
または有電圧状態をとる閾値特性に、制御電流線
２に供給される制御電流I_cの値に対する互に異な
る周期の周期性を有する、ジヨセフソン接合素子
を用いて構成された複数ｎ個の制御線付２端子ジ
ヨセフソンゲート回路M₁，M₂……M_oを有する。

この場合、制御線付ジヨセフソンゲート回路
M₁，M₂……M_oは、上述したように、制御電流
線２に供給される制御電流I_cの値と、バイアス電
流線１に供給されるバイアス電流I_bとの値とに応
じて、出力端４及び４′間で、制御電流または有
電圧状態をとり、その零電圧状態または有電圧状
態をとる閾値特性に、制御電流線２に供給される
制御電流I_cの値に対する互に異なる周期の周期性
を有するが、いま、制御線付ジヨセフソンゲート
回路M_i（ｉ＝１，２……ｎ）の上述した閾値特性
の周期をI_iとするとき、その周期I_iは、第２図に
示すように、2^(i-1)×I₁の周期を有している。

また、制御線付ジヨセフソンゲート回路M_iの
閾値特性の上述した周期I_i（＝2^(i-1)×I₁）を有する
周期性は、制御電流線３に、後述するように、バ
イアス電流線B_iから制御電流線I_fが、値I_f′で供給
されることによつて、第２図に示すように、制御
電流I_cの値が零である場合、バイアス電流I_bが値
I_b′を有している、という位相を有している。

このような制御線付ジヨセフソンゲート回路
M_iは、一例として、第３図を伴なつて次に述べ
る構成を有する。

すなわち、バイアス電流線５にジヨセフソン接
合素子６が介挿され、それに、制御電流線７及び
８が磁気結合している構成を有する３つの制御線
付ジヨセフソンゲート回路F₁，F₂及びF₃を有す
る。

しかして、それらジヨセフソンゲート回路F₁
〜F₃のバイアス電流線５が並列に接続され、そ
の並列回路が上述したバイアス電流線１に介挿さ
れている。

また、ジヨセフソンゲート回路F₁〜F₃の制御
電流線７が、直列に接続されて上述した制御電流
線２に介挿されている。

さらに、ジヨセフソンゲート回路F₁〜F₃の制
御電流線８が、直列に接続されて上述した制御電
流線３に介挿されている。

なおさらに、ジヨセフソンゲート回路F₁〜F₃
のバイアス電流線５の並列回路の両端から、上述
した出力端４及び４′が導出されている。

以上が制御線付ジヨセフソンゲート回路M_iの
一例構成である。

このような構成を有する制御線付ジヨセフソン
ゲート回路M₁〜M_oのバイアス電流線１は、第１
図に示すように、直列に接続されて、バイアス電
流線１１に介挿されている。

また、制御線付ジヨセフソンゲート回路M₁〜
M_oの制御電流線２が、直列に接続されて、入力
電流線１２に介挿されている。

さらに、制御線付ジヨセフソンゲート回路M_i
の制御電流線３が、制御電流線B_iに介挿されてい
る。

また、制御線付ジヨセフソンゲート回路M_iの
両端４及び４′間に、負荷L_iが接続されている。

以上が従来提案されているジヨセフソンAD変
換回路の構成である。

このような構成を有するジヨセフソンAD変換
回路によれば、バイアス電流線１１に、バイアス
電流I_bを供給すれば、制御線付ジヨセフソンゲー
ト回路M_iのバイアス電流線１に、バイアス電流I_b
が、その値で供給される。

また、入力電流線１２にアナログ入力電流I_sを
供給すれば、制御線付ジヨセフソンゲート回路
M_iの制御電流線２に、アナログ入力電流I_sが、そ
の値で制御電流I_cとして供給される。

さらに、制御電流線B_iに制御電流I_fを供給すれ
ば、制御線付ジヨセフソンゲート回路M_iの制御
電流線３に、制御電流I_fが、その値で供給され
る。

このため、バイアス電流線１１に供給するバイ
アス電流I_bを上述した値I_b′に選定し、また、制
御電流線B_iに供給する制御電流I_fを上述した値
I_f′に選定して置くことによつて、制御線付ジヨ
セフソンゲート回路M_iの上述した閾値特性が、
入力電流線１２に供給されるアナログ入力電流I_s
に対して、第２図で上述したと同じ周期性を有す
る。

すなわち、第２図の制御電流I_cの軸をアナログ
入力電流I_sの軸にした周期性を有する。

従つて、いま、上述した周期I₁の1/2の値をI_g
とし、また、アナログ入力電流I_sの値をI_gとの関
係で、次の値I_s1，I_s2，I_s3……I_s2oとする。

０≦I_s1＜I_g I_g≦I_s2＜２×I_g ２×I_g≦I_s3＜３×I_g ３×I_g≦I_s4＜４×I_g ４×I_g≧I_s5＜５×I_g ・・・（2ⁿ−１）×I_g≦I_s2o＜2ⁿ×I_g しかるときは、制御線付ジヨセフソンゲート回
路M₁は、その出力端４及び４′間で、アナログ入
力電流I_sが、値I_s1，I_s3，I_s5……I_s(2o-1)を有してい
る場合、零電圧状態をとるが、値I_s2，I_s4……I_s2o
を有している場合、第２図Ａ中×印で示すよう
に、有電圧状態をとる。

また、制御線付ジヨセフソンゲート回路M₂は、
その出力端４及び４′間で、アナログ入力電流I_s
が、値I_s1及びI_s2，I_s5及びI_s6，……I_s(2o-3)及び
I_s(2o-2)を有している場合、零電圧状態をとるが、
値I_s3及びI_s4，I_s7及びI_s8……I_s(2o-1)及びI_s2oを有し
ている場合、第２図Ｂ中×印で示すように、有電
圧状態をとる。

さらに、制御線付ジヨセフソンゲート回路M₃
は、その出力端４及び４′間で、アナログ入力電
流I_sが、値I_s1〜I_s4，I_s9〜I_s12……I_s(2o-7)〜I_s(2o-4
)を
有している場合、零電圧状態をとるが、I_s5〜I_s8．
I_s13〜I_s16……I_s(2o-3)〜I_s2oをとる場合、第２図Ｃ
中×印で示すように、有電圧状態をとる。

このように、制御線付ジヨセフソンゲート回路
M_iは、その出力端４及び４′間で、アナログ入力
電流I_sが、 I_s1〜I_s2(i-1) I_{s(2×2(i-1)+1)}〜I_s(3×2(i-1)) I_{s(4×2(i-1)+1)}〜I_s(5×2(i-1)) ・・・の値を有している場合、零電圧状態をとる。

また、制御線付ジヨセフソンゲート回路M_iは、
その出力端間４及び４′間で、アナログ入力電流
I_sが、 I_s(2(i-1)+1)〜I_s(2×2(i-1)) I_{s(3×2(i-1)+1)}〜I_s(4×2(i-1)) I_{s(5×2(i-1)+1)}〜I_s(6×2(i-1)) ・・・の値を有している場合、有電圧状態をとる。

従つて、いま、制御線付ジヨセフソンゲート回
路M₁〜M_oが零電圧状態をとるときにそれらの出
力端４及び４′間で得られる電圧（零電圧）を２
値表示の「０」とし、また、有電圧状態をとると
きに出力端４及び４′間で得られる電圧（有電圧）
を２値表示の「１」とすれば、アナログ入力電流
I_sが、I_s1，I_s2，I_s3……I_s(2o-1)，I_s2oの値を有して
いる場合、制御線付ジヨセフソンゲート回路M₁
の出力端４及び４′間に、第４図に示すように、
「０」，「１」，「０」……「０」，「１」のデジタル
出力が得られる。

また、制御線付ジヨセフソンゲート回路M₂の
出力端４及び４′間に、「０」，「０」，「１」，「１
」，
「０」，「０」……「０」，「０」，「１」，「１」，
のデ
ジタル出力が得られる。

さらに、制御線付ジヨセフソンゲート回路M₃
の出力端４及び４′間に、「０」，「０」，「０」，
「０」，「１」，「１」，「１」，「１」，「０」，「
０」，
「０」，「０」……「０」，「０」，「０」，「０」，
「１」，「１」，「１」，「１」のデジタル出力が得ら
れる。

このように、制御線付ジヨセフソンゲート回路
M_iの出力端４及び４′間に、アナログ入力電流I_s
が、 I_s1〜I_s2(i-1) I_{s(2×2(i-1)+1)}〜I_s(3×2(i-1)) I_{s(4×2(i-1)+1)}〜I_s(5×2(i-1)) ・・・の値を有している場合、「０」のデジタル出力が
得られる。

また、制御線付ジヨセフソンゲート回路M_iの
出力端４及び４′間に、アナログ入力電流I_sが、 I_s(2(i-1)+1)〜I_s(2×2(i-1)) I_{s(3×2(i-1)+1)}〜I_s(4×2(i-1)) I_{s(5×2(i-1)+1)}〜I_s(6×2(i-1)) ・・・の値を有している場合、「１」のデジタル出力が
得られる。

従つて、ｎ個の負荷L₁，L₂……L_oから、アナ
ログ入力電流I_sがI_s1の値を有している場合、第４
図に示すように、（「０」，「０」……「０」）のｎ
ビツトのデジタル出力が得られる。

また、アナログ入力電流I_sがIs2の値を有して
いる場合、（「１」，「０」，「０」……「０」）のｎ
ビツトのデジタル出力が得られる。

さらに、アナログ入力電流I_sがI_s3の値を有して
いる場合、（「０」，「１」，「０」，「０」……「０
」）
のｎビツトのデジタル出力が得られる。

このように、負荷L₁〜L_oから、アナログ入力
電流I_sの値を表わしているｎビツトのデジタル出
力を得ることができる。

発明が解決しようとする問題点ところで、第１図に示す従来のジヨセフソンパ
ルスAD変換回路の場合、バイアス電流線１１に
バイアス電流I_bが供給されることによつて、制御
線付ジヨセフソンゲート回路M₁〜M_oのバイアス
電流線１に、バイアス電流I_bがそのままの波形で
供給される。

しかしながら、上述した動作を確実に得るため
には、制御線付ジヨセフソンゲート回路M₁〜M_o
のバイアス電流線１に供給されるバイアス電流
が、交流バイアス電流、特に幅狭のパルスバイア
ス電流であるのが望ましい。

しかしながらら、第１図に示す従来のジヨセフ
ソンパルスAD変換回路の場合、そのような考慮
が払われていないので、上述した動作に誤動作を
生ずるおそれを有していた。特に、上述した動作
を高速で行なわせるとき、そのようなおそれが大
であつた。

よつて、第１図に示す従来のジヨセフソンパル
スAD変換回路の場合、アナログ入力電流I_sを、
高速で、デジタル出力に変換することができな
い、という欠点を有していた。

また、第１図に示す従来のジヨセフソンAD変
換回路の場合、制御線付ジヨセフソンゲート回路
M_iの上述した周期性を有する閾値特性は、その
第１，第２……番目の周期でとるバイアス電流I_b
の最大値I_nが、その周期の番数が大になるに応じ
てを減少る、という閾値特性を呈する。

このため、制御線付ジヨセフソンゲート回路
M_iの制御電流線２に供給される制御電流I_cがある
値以上の値をとるとき、制御線付ジヨセフソンゲ
ート回路M_iが有電圧状態をとるべきであるにも
かかわらず、有電圧状態をとらない、という誤動
作を生じる。

従つて、制御線付ジヨセフソンゲート回路M_i
の制御電流線２に供給する制御電流I_cの最大値、
従つて、アナログ入力電流I_sの最大値に制限を受
け、また、アナログ入力電流I_sの最大値までの範
囲値を量子化する数、すなわちｎ個の値に制限を
受ける。

よつて、第１図に示す従来のジヨセフソンAD
変換回路の場合、アナログ入力電流I_sを、広い範
囲値に亘つて、ビツト数の大なるデジタル出力に
変換することができない、という欠点を有してい
た。

問題を解決するための手段よつて、本発明の１つの目的は、アナログ入力
電流を、従来のジヨセフソンパルス発生回路の場
合に比し、高速でデジタル出力に変換することが
できる新規なジヨセフソンパルスAD変換回路を
提案せんとするものである。

また、本発明の他の目的は、上述したアナログ
入力電流を、従来のジヨセフソンAD変換回路の
場合に比し広い範囲値に亘つて、ビツト数の大な
るデジタル信号に変換することのできる、新規な
ジヨセフソンAD変換回路を提案せんとするもの
である。

本願第１番目の発明によるジヨセフソンパルス
AD変換回路は、次に述べる構成を有する。すな
わち、バイアス電流線と、制御電流線とを有し、
且つ上記制御電流線に供給される制御電流の値と
上記バイアス電流線に供給されるバイアス電流の
値とに応じて、対の出力端間で、零電圧状態また
は有電圧状態をとり、その零電圧状態または有電
圧状態をとる閾値特性に、上記制御電流線に供給
される制御電流の値に対する互に異なるまたは同
じ周期の周期性を有する、ジヨセフソン接合素子
を用いて構成されたｎ個（ｎ≧２）の制御線付ジ
ヨセフソンゲート回路M₁，M₂，……M_oを有す
る。

また、バイアス電流線と、制御電流線とを有
し、上記制御電流線に制御電流が２値表示で
「１」で供給されるか、「０」で供給されるかに応
じて、対の出力端間で、零電圧状態または有電圧
状態をとる、ジヨセフソン接合素子を用いて構成
されたｎ個の制御線付ジヨセフソンゲート回路
Q₁，Q₂……Q_oを有する。

さらに、交流バイアス電流から、それに比し幅
狭のパルスバイアス電流を発生する。上記制御線
付ジヨセフソンゲート回路M₁〜M_oに対して共通
のパルスバイアス電流発生回路を有する。

しかして、上記制御線付ジヨセフソンゲート回
路Q_i（ｉ＝１，２……ｎ）の制御電流線の対の出
力端が、上記制御線付ジヨセフソンゲート回路
M_iの対の出力端に接続され、そして、上記制御
線付ジヨセフソンゲート回路M₁〜M_oのバイアス
電流線に、上記パルスバイアス電流発生回路から
得られるパルスバイアス電流を供給し、上記制御
線付ジヨセフソンゲート回路Q₁〜Q_oのバイアス
電流線に、上記交流バイアス電流を供給し、上記
制御線付ジヨセフソンゲート回路M₁，M₂……
M_oの制御電流線に、アナログ入力電流を、互に
同じまたは異なる値で供給することによつて、上
記制御線付ジヨセフソンゲート回路Q₁，Q₂，…
…Q_oの対の出力端から、上記アナログ入力電流
の値を表しているｎビツトのデジタル出力を出力
するようにされている。

また、本願第２番目の発明によるジヨセフソン
パルスAD変換回路は、上述した本願第１番目の
発明によるジヨセフソンパルスAD変換回路にお
いて、ｎ個の制御線付ジヨセフソンゲート回路
M₁〜M_oに対して共通なパルスバイアス電流発生
回路が、それと同様の複数ｎ個のパルスバイアス
電流発生回路D₁，D₂……D_oに置換され、そして、
そのパルスバイアス電流発生回路D_iからのパルス
バイアス電流を、制御線付ジヨセフソンゲート回
路M_iのバイアス電流線に供給するようになされ
ていることを除いて、本願第１番目の発明による
ジヨセフソンパルスAD変換回路と同様の構成を
有する。

また、本願第３番目の発明によるジヨセフソン
AD変換回路は次に述べる構成を有する。

すなわち、バイアス電流線と、制御電流線とを
有し、且つその制御電流線に供給される制御電流
の値と上記バイアス電流線に供給されるバイアス
電流の値とに応じて、対の出力端間で、零電圧状
態または有電圧状態をとり、その零電圧状態また
は有電圧状態をとる閾値特性に、上記制御電流線
に供給される制御電流の値に対する互いに異なる
または同じ周期の周期性を有する、ジヨセフンソ
ン接合素子を用いて構成されたｎ・ｍ個（ｎ≧
２，ｍ≧２）の制御線付ジヨセフソンゲート回路
M₁₁〜M_1n；M₂₁〜M_2n；……M_o1〜M_onを有す
る。

また、バイアス電流線と、ｍ個の制御電流線
H₁〜H_nとを有し、制御電流線H₁〜H_n中の偶数
個の制御電流線に制御電流が２値表示で「１」
（または「０」）で供給されるか、制御電流線H₁
〜H_n中の奇数個の制御電流線に制御電流が２値
表示で「０」（または「１」）で供給されるかに応
じて、対の出力端間で、零電圧状態または有電圧
状態をとる、ジヨセフソン接合素子を用いて構成
されたｎ個の制御線付ジヨセフソンゲート回路
Q₁〜Q_oを有する。

さらに、交流バイアス電流から、それに比し幅
狭のパルスバイアス電流を発生するパルスバイア
ス電流発生回路を有する。

しかして、制御線付ジヨセフソンゲート回路Q_i
の制御電流線H_j（ｊ＝１，２……ｍ）の両端が、
制御線付ジヨセフソンゲート回路M_ij（ｉ＝１，２
……ｎ）の対の出力端に接続され、そして、上記
制御線付ジヨセフソンゲート回路M₁₁〜M_1n，
M₂₁〜M_2n，……M_o1〜M_onのバイアス電流線に、
上記パルス電流発生回路から得られるパルスバイ
アス電流を供給し、上記制御線付ジヨセフソンゲ
ート回路Q₁〜Q_oのバイアス電流線に、上記交流
バイアス電流を供給し、上記制御線付ジヨセフソ
ンゲート回路M₁₁〜M_1n；M₂₁波M_2n，……M_o1
〜M_onの制御電流線に、アナログ入力電流を、互
に同じまたは異なる値で供給することによつて、
上記制御線付ジヨセフソンゲート回路Q₁；Q₂；
……Q_oの対の出力端から、上記アナログ入力電
流の値を表しているｎビツトのデジタル出力を出
力するようになされている。

また、本願第４番目の発明によるジヨセフソン
パルスAD変換回路は、上述した本願第３番目の
発明において、ｎ・ｍ個の制御線付ジヨセフソン
ゲート回路M₁₁〜M_1n，M₂₁〜M_2n，……M_o1〜
M_onに対して共通なパルスバイアス電流発生回路
が、それと同様の複数ｎ個のパルスバイアス電流
発生回路D₁，D₂……D_oに置換され、そして、そ
のパルスバイアス電流発生回路D_iからのパルスバ
イアス電流を、制御線付ジヨセフソンゲート回路
M_i1〜M_inに供給するようになされていることを
除いて、本願第３番目のジヨセフソンパルスAD
変換回路と同様の構成を有する。

さらに、本願第５番目の発明によるジヨセフソ
ンパルスAD変換回路は、上述した本願第３番目
の発明において、ｎ・ｍ個の制御線付ジヨセフソ
ンゲート回路M₁₁〜M_1n，M₂₁〜M_2n，……M_o1
〜M_onに対して共通なパルスバイアス電流発生回
路が、それと同様の複数ｎ・ｍ個のパルスバイア
ス電流発生回路D₁₁〜D_1n，D₂₁〜D_2n……D_o1〜
D_onに置換され、そして、そのパルスバイアス電
流発生回路D_ijからのパルスバイアス電流を、制
御線付ジヨセフソンゲート回路M_ijに供給するよ
うになされていることを除いて、本願第３番目の
ジヨセフソンパルスAD変換回路と同様の構成を
有する。

作用上述した本願第１及び第２番目の発明によるジ
ヨセフソンパルスAD変換回路によれば、制御線
付ジヨセフソンゲート回路M₁，M₂……M_oの制
御電流線に、アナログ入力電流を、互に同じまた
は異なる値で供給することによつて、制御線付ジ
ヨセフソンゲート回路Q₁〜Q_oの対の出力端から、
アナログ入力電流の値を表わしているｎビツトの
デジタル出力が出力される。

この場合、制御線付ジヨセフソンゲート回路
M₁〜M_oのバイアス電流線に、幅狭なパルスバイ
アス電流が供給されることによつて、アナログ入
力電流を、ｎビツトのデジタル出力に変換してい
るので、その動作を高速で行わせることができ
る。

また、本願第３番目〜第５番目の発明によるジ
ヨセフソンパルスAD変換回路によれば、制御線
付ジヨセフソンゲート回路M₁₁〜M_1n；M₂₁〜
M_2n；……M_o1〜M_onの制御電流線に、アナログ
入力電流を、互に同じまたは異なる値で供給する
ことによつて、制御線付ジヨセフソンゲート回路
Q₁〜Q_oの対の出力端から、アナログ入力電流の
値を表しているｎビツトのデジタル出力が出力さ
れる。

この場合、制御線付ジヨセフソンゲート回路
M₁₁〜M_1n，M₂₁〜M_2n……M_n1〜M_onのバイア
ス電流線に、幅狭なパルスバイアス電流が供給さ
れることによつて、アナログ入力電流を、ｎビツ
トのデジタル出力に変換しているので、その動作
を高速で行なわせることができる。

また、本願第３〜第５番目の発明によるジヨセ
フソンパルスAD変換回路の場合、制御線付ジヨ
セフソンゲート回路M_ijの周期性を有する閾値特
性は、第１図で上述した従来の制御線付ジヨセフ
ソンゲート回路M_iの場合と同様に、その第１，
第２……番目の周期でとるバイアス電流の最大値
が、その周期の番数が大になるに応じて減少す
る、とい閾値特性を呈する。

このため、制御線付ジヨセフソンゲート回路
M_ijの制御電流線に供給される制御電流がある値
以上の値をとるとき、第１図で上述した従来の制
御線付ジヨセフソンゲート回路M_iの場合と同様
に、制御線付ジヨセフソンゲート回路M_ijが有電
圧状態をとるべきであるにもかかわらず、有電圧
状態をとらない、という誤動作が生ずる。

このため、制御線付ジヨセフソンゲート回路
M_ijの制御電流線に供給する制御電流の最大値、
従つて、アナログ入力電流の最大値に、第１図及
び第５図の場合と同様に制限を受け、また、アナ
ログ入力電流の最大値までの範囲を量子化する
数、すなわちｎの値に制限を受ける。

しかしながら、本願第３〜第５番目の発明によ
るジヨセフソンAD変換回路の場合、制御線付ジ
ヨセフソンゲート回路M_ijの閾値特性における周
期の数を、同じ制御電流の範囲内において、第１
図で上述した従来のジヨセフソンAD変換回路に
おける制御線付ジヨセフソンゲート回路M_iの場
合の１／ｍにすることができる。

このため、制御線付ジヨセフソンゲート回路
M_ijの制御電流線に供給する制御電流の最大値、
従つて、アナログ入力電流の最大値を、第１図で
上述した従来のジヨセフソンAD変換回路の場合
のｍ倍にすることができる。

本発明の効果よつて、本発明によるジヨセフソンパルスAD
変換回路によれば、アナログ入力電流を第１図で
上述した従来のジヨセフソンAD変換回路に比
し、高速でデジタル出力に変換することができ
る、という特徴を有する。

また、本発明によるジヨセフソンAD変換回路
によれば、アナログ入力電流を、第１図で上述し
た従来のジヨセフソンAD変換回路の場合に比し
ｍ倍という広い範囲値に亘つて、ビツト数の大な
るデジタル出力に変換することができる、という
特徴を有する。

実施例１第５図は、本願第１番目の発明の第１の実施例
を示し、第１図で上述した従来のジヨセフソンパ
ルスAD変換回路と同様に、同様のｎ個の制御線
付ジヨセフソンゲート回路M₁〜M_oを有する。

また、バイアス電流１と、制御電流線２及び３
を有し、制御電流線２に制御電流が２値表示で
「１」（または「０」）で供給されるか、制御電流
線２に制御電流が２値表示で「１」または「０」
で供給されるかに応じて、出力端４及び４′間で
みて、零電圧状態または有電圧状態をとる、ジヨ
セフソン接合素子を用いて構成された複数ｎ個の
制御線付ジヨセフソンゲート回路Q₁，Q₂……Q_o
を有する。

制御線付ジヨセフソンゲート回路Q_iは、それ自
体公知の種々の構成を有するものを用い得るが、
第３図で上述した制御線付ジヨセフソンゲート回
路M_iと同様の構成を有する。

また、パルスバイアス電流発生回路Ｄを有す
る。

このパルスバイアス電流発生回路Ｄは、一例と
して、正弦波または台形波の交流バイアス電流I_a
が供給されるバイアス電流線４１に、抵抗４２を
介して、ジヨセフソン接合素子４３が介挿され、
その抵抗４２とジヨセフソン接合素子４３との接
続中点から、ジヨセフソン接合素子４４を介し
て、バイアス電流線１１が導出されている構成を
有する。

しかして、制御線付ジヨセフソンゲート回路
M₁〜M_oのバイアス電流線１が、直列に接続され
て、バイアス電流線１１に介挿されている。

また、制御線付ジヨセフソンゲート回路Q₁〜
Q_oのバイアス電流線１が、直列に接続されて、
抵抗４５を介して、上述したバイアス電流線４１
に介挿されている。

さらに、制御線付ジヨセフソンゲート回路Q_iの
制御電流線２の両端が、抵抗r_iを介して、制御線
付ジヨセフソンゲート回路M_iの出力端４及び
４′に接続されている。

また、制御線付ジヨセフソンゲート回路Q_iの制
御電流線３が、制御電流線G_iに介挿されている。

さらに、制御線付ジヨセフソンゲート回路Q_iの
出力端４及び４′間に負荷L_iが接続されている。

以上が、本願第１番目の発明の第１の実施例の
構成である。このような構成によれば、制御線付
ジヨセフソンゲート回路M_i〜M_oに関する構成
が、第１図で上述した従来のジヨセフソンパルス
AD変換回路の制御線付ジヨセフソンゲート回路
M_iに関する構成と同様であるので、入力電流線
１２に第１図の場合と同様に、アナログ入力電流
I_sを供給し、また、バイアス電流線１１にパルス
バイアス電流発生回路Ｄから、バイアス電流Ibが
供給されることによつて、制御線付ジヨセフソン
ゲート回路M₁〜M_oの出力端４及び４′間に、第
１図の場合と同様に、アナログ入力電流I_sの値に
応じたデジタル出力が得られる。

ところで、この場合、パルスバイアス電流発生
回路Ｄから導出されているバイアス電流線１１に
は、バイアス電流線４１に供給される正弦波また
は台形波の交流バイアス電流I_aにもとずき、それ
に幅狭のパルスバイアス電流が、バイアス電流I_b
として、パルスバイアス電流発生回路Ｄから供給
される。

従つて、制御線付ジヨセフソンゲート回路M₁
〜M_oの出力端４及び４′間に得れるデジタル出力
を、若し、制御電流線１１に、制御電流線４１に
供給されると同じ正弦波または台形波の交流バイ
アス電流であるとして場合に比し、格段的に高速
て得ることができる。

また、上述したように制御線付ジヨセフソンゲ
ート回路M_iの出力端４及び４′間にデジタル出力
が得られれば、それが制御線付ジヨセフソンゲー
ト回路Q_iの制御電流線２に供給されるので、その
制御線付ジヨセフソンゲート回路Q_iの出力端４及
び４′、従つて、負荷L_iに、制御線付ジヨセフソ
ンゲート回路M_iで得られるデジタル出力に対応
したデジタル出力が得られる。

したがつて、負荷L₁〜L_oから、第１図の場合
と同様にアナログ入力電流I_sの値を表わしている
デジタル出力が得られる。

実施例２第６図は、本願第１番目の発明によるジヨセフ
ソンパルスAD変換回路の第２の実施例を示す。

第６図において、第５図との対応部分には、同
一符号を付して詳細説明を省略する。

第６図に示す本願第１番目の発明によるジヨセ
フソンパルスAD変換回路は、第５図で上述した
構成において、そのパルスバイアス電流発生回路
Ｄから得られるパルスバイアス電流I_bが、制御線
付ジヨセフソンゲート回路M_iのバイアス電流線
１に、抵抗r_i′を介して供給されるようになされ、
また、制御電流線４１から得られる正弦波または
台形波のバイアス電流I_aが、抵抗r_i″を介して、制
御線付ジヨセフソンゲート回路Q_iのバイアス電流
線１に供給されるようになされているしことを除
いて、第５図の場合と同様の構成を有する。

このような構成を有する本発明によるジヨセフ
ソンパルスAD変換回路によれば、それが上述し
た事項を除いて、第５図の場合と同様であるの
で、第５図の場合と同様の効果が、得られる。

実施例３第７図は、本願第１番目の発明によるジヨセフ
ソンパルスAD変換回路の第３の実施例を示す。

第７図において、第５図との対応部分には同一
符号を付して示す。

第７図に示す本願第１番目の発明によるジヨセ
フソンパルスAD変換回路は、次の事項を除い
て、第５図の場合と同様の構成を有する。

すなわち、制御線付ジヨセフソンゲート回路
M₁〜M_oの閾値特性の周期性が、第８図に示すよ
うに互に同じ周期を有している。

また、入力電流線１２に抵抗R₀，R₁，……R_o
が直列に接続されて介挿され、そして、この場
合、入力電流線１２の一端が接地されているもの
として、制御線付ジヨセフソンゲート回路M_iの
制御電流線２の一端が、抵抗R_i′を介して抵抗
R_(i-1)及びR_iの接続中点に接続され、他端が接地
されている。

以上が、本願第１番目の発明によるジヨセフソ
ンパルスAD変換回路の第３の実施例の構成であ
る。

このような構成によれば、それが、上述した事
項を除いて、第５図の場合と同様の構成を有する
ので、次のような動作を行つて、第５図の場合と
同様の作用効果が得られる。

すなわち、入力電流線１２に、アナログ入力電
流I_sを供給すれば、制御線付ジヨセフソンゲート
回路M₁，M₂……M_oの制御電流線２に、アナロ
グ入力電流I_sが、その値とは異なる値（I_s−１），
（I_s−２）……（I_s−ｎ）の値でそれぞれ制御電流
I_cとして供給される。この場合、アナログ入力電
流I_sの値は、［（I_s−１）＋（I_s−２）＋……（I_s−
ｎ）］を有するが、抵抗R₀，R₁，R₂……R_oの値、
抵抗R₁′，R₂′……R_o′の値を適当に選ぶことによ
つて、値（I_s−１），（I_s−２），（I_s−３）……（I_s
−ｎ）は、次の関係を有する。

（I_s−２）＝（I_s−１）×１／２（I_s−３）＝（I_s−１）×１／４（I_s−４）＝（I_s−１）×１／８・・・（I_s−ｎ）＝（I_s−１）×１／２（ｎ−１）従つて、制御線付ジヨセフソンゲート回路M_i
の制御電流線２に、アナログ入力電流I_sが、（I_s−
１）×１／2^(i-1)の値で供給される。

このため、いま、上述した周期I₁の1/2の値を、
第１図の場合と同様に、I_gとし、また、制御線付
ジヨセフソンゲート回路M₁の制御電流線２にア
ナログ入力電流I_sが値（I_s−１）で供給される、
そのアナログ入力電流I_sの値（I_s−１）をI_gとの
関係で、第１図で上述したのに準じて、次の値
（I_s−１）₁，（I_s−１）₂……（I_s−１）₂₂とする。

０≦（I_s−１）₁＜I_g I_g≦（I_s−１）₂＜２×I_g ２×I_g≦（I_s−１）₃＜３×I_g ３×I_g≦（I_s−１）₄＜４×I_g ・・・（2ⁿ−１）×I_g≦（I_s−１）2_o ＜2_o×I_g しかるときは、制御線付ジヨセフソンゲート回
路M₁は、その出力端４及び４′間で、アナログ入
力電流I_sが値（I_s−１）₁，（I_s−１）₃，（I_s−１）₅
…
…（I_s−１）_(2o-1）を有している場合、零電圧状
態をとるが、値（I_s−１）₂，（I_s−１）₄，（I_s−１）
₆
……（I_s−１）_2oを有している場合、第８図Ａ中×
印で示すように、有電圧状態をとる。

また、制御線付ジヨセフソンゲート回路M₂の
制御電流線２にアナログ入力電流I_sが値（I_s−２）
で供給される、そのアナログ入力電流I_sの値（I_s
−２）を、I_gとの関係で、次の値（I_s−２）₁，（I_s
−２）₂，（I_s−２）₃……（I_s−２）_2oとする。

０≦（I_s−２）₁＜１／２×I_g １／２×I_g≦（I_s−２）₂＜I_g I_g≦（I_s−２）₃＜３／２×I_g ３／２×I_g≦（I_s−２）₄＜２×I_g ・・・（2_o−１）／２×I_g≦（I_s−２）_2o＜2ⁿ×I_g しかるときは、制御線付ジヨセフソンゲート回
路M₂は、その出力端４及び４′間で、アナログ入
力電流I_sが、値（I_s−２）₁及び（I_s−２）₂，（I_s−
２）₅及び（I_s−２）₆……（I_s−２）_(2o-3)及び（I_s−
２）_(2o-2)を有している場合、零電圧状態をとる
が、値（I_s−２）₃及び（I_s−２）₄，（I_s−２）₇及び
（I_s−２）₈……（I_s−２）_(2o-1)及び（I_s−２）_2oを
有
している場合、第８図Ｂ中で示すように、有電圧
状態をとる。

さらに、制御線付ジヨセフソンゲート回路M₃
の制御電流線２にアナログ入力電流I_sが値（I_s−
３）で供給される、そのアナログ入力電流I_sの値
（I_s−３）を、I_gとの関係で、次の値（I_s−３）₁，
（I_s−３）₂……（I_s−３）_2oとする。

０≦（I_s−３）₁＜1/4×I_g １／４×I_g≦（I_s−３）₂＜１／２×I_g １／２×I_g≦（I_s−３）₃＜３／４×I_g ３／４×I_g≦（I_s−３）₄＜I_g I_g≦（I_s−３）₅＜５／４×I_g ・・・（2ⁿ−１）／４≦（I_s−３）_2o＜2ⁿ／４×I_g しかるときは、制御線付ジヨセフソンゲート回
路M₃は、その出力端４及び４′間で、アナログ入
力電流I_sが、値（I_s−３）₁〜（I_s−３）₄，（I_s−３）
₉〜（I_s−３）₁₂……（I_s−３）_(2o-7)〜（I_s−３）_(2o
-4)
を有している場合、零電圧状態をとるが、（I_s−
３）₅〜（I_s−３）₈，（I_s−３）₁₃〜（I_s−３）₁₆……
（I_s−３）_(2o-3)〜（I_s−３）_2oをとる場合、第８図Ｃ
中×印で示すように、有電圧状態をとる。

このように、制御線付ジヨセフソンゲート回路
M_iの制御電流線２にアナログ入力電流I_sが値（I_s
−ｉ）で供給される、アナログ入力電流I_sの値
（I_s−ｉ）を、I_gとの関係で、次の値（I_s−ｉ）₁，
（I_s−ｉ）₂……（I_s−ｉ）_2oとする。

０≦（I_s−ｉ）₁＜1/2^(i-1)×I_g ２×１／2^(i-1)×I_g≦２×（I_s−ｉ）₁＜３×１／2^(i-1
)
×I_g ・・・（2ⁿ−１）×１／2^(i-1)×I_g ≦（I_s−ｉ）_2o ＜2ⁿ×1/2^(i-1)×I_g しかるときは、制御線付ジヨセフソンゲート回路
M_iは、その出力端４及び４′間で、アナログ入力
電流I_sが、（I_s−ｉ）₁〜（I_s−ｉ）₂ ^(i-1) （I_s−ｉ）_{(2×2(i-1)+1)}〜（I_s−ｉ）_(3×2(i-1)) （I_s−ｉ）_{(4×2(i-1)+1)}〜（I_s−ｉ）_(5×2(i-1)) ・・・の値を有している場合、零電圧状態をとる。

また、制御線付ジヨセフソンゲート回路M_iが、
その出力端４及び４′間で、アナログ入力電流I_s
が、（I_s−ｉ）_(2(i-1)+1)〜（I_s−ｉ）_(2×2(i-1)) （I_s−ｉ）_{(3×2(i-1)+1)}〜（I_s−ｉ）_(4×2(i-1)) （I_s−ｉ）_{(5×2(i-1)+1)}〜（I_s−ｉ）_(6×2(i-1)) ・・・の値を有している場合、有電圧状態をとる。

従つて、いま、制御線付ジヨセフソンゲート回
路M₁〜M_oが零電圧状態をとるときにそれらの出
力端４及び４′間で得られる電圧（零電圧）を、
第１図で上述した場合と同様に２値表示の「０」
とし、また、有電圧状態をとるときに出力端４及
び４′間で得られる電圧（有電圧）を２値表示の
「１」とすれば、アナログ入力電流I_sが、制御線
付ジヨセフソンゲート回路M_iの制御電流線２に、
制御線付ジヨセフソンゲート回路M₁の制御電流
線２に供給される値（I_s−１）の2^(i-1)の値を有す
る（I_s−１）の値で供給されるので、アナログ入
力電流I_sが、制御線付ジヨセフソンゲート回路
M₁の制御電流線２に供給される値でみて、それ
が、（I_s−１）₁，（I_s−１）₂……（I_s−１）_2oの値を
有している場合、制御線付ジヨセフソンゲート回
路M_iの出力端４及び４′間に、第４図に示すよう
に、第１図で上述したと同様のデジタル出力が得
られる。

従つて、負荷L₁〜L_oから、アナログ入力電流I_s
の値を表しているｎビツトのデジタル出力を得る
ことができる。

実施例４第９図は、本願第２番目の発明によるジヨセフ
ソンパルスAD変換回路の実施例である。

第９図において、第６図との対応部分には同一
符号を付して詳細説明を省略する。

第９図に示す本願第２番目の発明によるジヨセ
フソンパルスAD変換回路の実施例は、第６図の
パルスバイアス電流発生回路Ｄが、制御線付ジヨ
セフソンゲート回路M_iに対応している、パルス
バイアス電流発生回路Ｄと同様の構成を有するパ
ルスバイアス電流発生回路D_iに置換されているこ
とを除いて、第６図の場合と同様の構成を有す
る。

このような構成を有する本願第２番目の発明に
よるジヨセフソンパルスAD変換回路によれば、
詳細説明を省略するが、上述したと同様の作用効
果が得られる。

実施例５第１０図は、本願第３番目の発明によるジヨセ
フソンAD変換回路の第１の実施例を示し、ｎ・
ｍ個（ｎ≧２，ｍ≧２）の制御線付ジヨセフソン
ゲート回路M₁₁，M₁₂，……M_1n；M₂₁，M₂₂……
M_2n；……M_o1，M_o2……M_onを有する。この場
合、制御線付ジヨセフソンゲート回路M_i1〜M_in
は、第１図及び第３図で上述した制御線付ジヨセ
フソンゲート回路M_iの場合と同様の構成を有す
る。

従つて、制御線付ジヨセフソンゲート回路M_i1
〜M_inにおいて、第１図との対応部分には同一符
号を付して詳細説明を省略する。

また、制御線付ジヨセフソンゲート回路M_i1〜
M_inの閾値特性の周期をI_iとするとき、その周期I_i
は、第１１図に示すように、第１図で上述した制
御線付ジヨセフソンゲート回路M_iの場合と同様
に、2^(i-1)×I₁の周期を有している。

ただし、この場合、制御線付ジヨセフソンゲー
ト回路M₁₁〜M_1nの閾値特性の周期I₁は、第１図
で上述した従来のジヨセフソンAD変換回路にお
ける制御線付ジヨセフソンゲート回路M₁の閾値
特性の周期I₁のｍ倍の値を有している。

また、バイアス電流線１と、ｍ個の制御電流線
H₁，H₂，……H_nと、制御電流線３とを有し、ｍ
個の制御電流線H₁〜H_n中の偶数個の制御電流線
に制御電流が２値表示で「１」（または「０」）で
供給されるか、ｍ個の制御電流線H₁〜H_n中の奇
数個の制御電流線に制御電流が２値表示で「１」
（または「０」）で供給されるかに応じて、出力端
４及び４′間でみて零電圧状態または有電圧状態
をとる、ジヨセフソン接合素子を用いて構成され
た複数ｎ個の制御線付ジヨセフソンゲート回路
Q₁，Q₂……Q_oを有する。

この制御線付ジヨセフソンゲート回路Q_i，（ｉ
＝１，２……ｎ）は、それ自体は公知の種々の構
成を有するものを用い得るが、第１２図に示すよ
うに、第３図で上述した制御線付ジヨセフソンゲ
ート回路M_iの構成において、その制御電流線２
がｍ本の制御電流線H₁〜H_nに替えられ、これに
応じてジヨセフソンゲート回路F₁〜F₃の制御電
流線７が１本であるのに代えて、ｍ本有し、、そ
してジヨセフソンゲート回路F₁〜F₃の第ｊ番目
（ｊ＝１，２……ｍ）の制御電流線７が直列に接
続されて制御電流線H_jに介挿されていることを
除いて、第３図で上述した制御線付ジヨセフソン
ゲート回路M_iと同様の構成を有する。

しかして、制御線付ジヨセフソンゲート回路
M₁₁〜M_1n，M₂₁〜M_2n，……M_o1〜M_onのバイア
ス電流線１が、直列に接続されて、第５図の場合
と同様に、パルスバイアス電流発生回路Ｄ（図示
せず）から導出されているバイアス電流線１１に
介挿されている。

また、制御線付ジヨセフソンゲート回路M₁₁〜
M_1n，M₂₁〜M_2n，……M_o1〜M_onの制御電流線
２が、直列に接続されて、入力電流線１２に介挿
されている。

さらに、制御線付ジヨセフソンゲート回路M_ij
の制御電流線３が、制御電流線B_ijに介挿されて
いる。

また、制御線付ジヨセフソンゲート回路Q₁〜
Q_oのバイアス電流線１が、直列に接続されて、
第５図で上述したと同様に、バイアス電流線４１
に介挿されている。

さらに、制御線付ジヨセフソンゲート回路Q_iの
制御電流線H_jの両端が、抵抗R_ijを介して、制御
線付ジヨセフソンゲート回路M_ijの出力端４及び
４′に接続されている。

以上が、本願第３番目の発明によるジヨセフソ
ンAD変換回路の第１の実施例の構成である。

このような構成を有するジヨセフソンAD変換
回路によれば、バイアス電流線１１に、バイアス
電流I_bを供給すれば、制御線付ジヨセフソンゲー
ト回路M_ijのバイアス電流線１に、バイアス電流
I_bが、その値で供給される。

また、入力電流線１２にアナログ入力電流I_sを
供給すれば、制御線付ジヨセフソンゲート回路
M_ijの制御電流線２に、アナログ入力電流I_sが、
その値で制御電流I_cとして供給される。

さらに、制御電流線B_ijに制御電流I_fを供給すれ
ば、制御線付ジヨセフソンゲート回路M_ijの制御
電流線３に、制御電流I_fが、その値で供給され
る。

このため、バイアス電流線１１に供給するバイ
アス電流I_bを、第１図及び第２図で上述した値
I_b′に選定し、また、制御電流線B_ijに供給する制
御電流I_fを、適当な値に選定して置くことによつ
て、制御線付ジヨセフソンゲート回路M_ijの上述
した閾値特性が、入力電流線１２に供給されるア
ナログ入力電流I_sに対して、第１１図で上述した
と同じ周期性を有する。

すなわち、第１１図の制御電流I_cの軸をアナロ
グ入力電流I_sの軸にした周期性を有する。

ただし、この場合、制御電流線B₁₁，B₁₂……
B_1nに供給する制御電流I_fの値、従つて、制御線
付ジヨセフソンゲート回路M₁₁，M₁₂……M₁₃の
制御電流線３に供給する制御電流I_fの値を、互に
異ならしめることによつて、制御線付ジヨセフソ
ンゲート回路M₁₁，M₁₂……M_1nの閾値特性の位
相が、制御線付ジヨセフソンゲート回路M₁₁の閾
値特性の位相に対して、順次互に異る。

例えば、制御線付ジヨセフソンゲート回路M₁₁
の閾値特性が、制御電流I_cが零である場合、バイ
アス電流I_bが零である位相を有するとき、制御線
付ジヨセフソンゲート回路M₁₂の閾値特性り位相
が、制御線付ジヨセフソンゲート回路M₁₁の閾値
特性の位相に対して、１／４×I₁分位相差を有す
る。

このように、制御電流線M_i1，M_i2……M_in、従
つて、制御線付ジヨセフソンゲート回路M_i1，
M_i2……M_inの制御電流線３に供給する制御電流I_f
の値を、互に異ならしめることによつて、制御線
付ジヨセフソンゲート回路M_i1，M_i2……M_inの閾
値特性の位相が、制御線付ジヨセフソンゲート回
路M_i1の閾値特性の位相に対して、順次互に異な
る。

例えば、制御線付ジヨセフソンゲート回路M_i1
の閾値特性が制御電流I_cが零である場合、バイア
ス電流I_bが零である位相を有するとき、制御線付
ジヨセフソンゲート回路M_i2の閾値特性の位相
が、制御線付ジヨセフソンゲート回路M_i1の閾値
特性の位相に対して（１／４×I₁）×ｉ分位相差
を有する。

従つて、いま、上述した周期I₁の1/2の値をI_g
とし、また、アナログ入力電流I_sの値をI_gとの関
係で、次の値I_s1，I_s2，I_s3……I_s2 ⁿとする。

０≦I_s1＜１／２×I_g １／２×I_g≦I_s2＜I_g I_g≦I_s3＜３／２×I_g ３／２×I_g≦I_s4＜２×I_g ２×I_g≧I_s5＜５／２×I_g ・・・（2ⁿ−１）／２×I_g≦I_s2 ⁿ ＜2ⁿ／２×I_g しかるときは、制御線付ジヨセフソンゲート回
路M₁₁は、その出力端４及び４′間で、アナログ
入力電流I_sが、値I_s1及びI_s2，I_s5及びI_s6……I_s(2o-3)
及びI_S(2o-2)を有している場合、零電圧状態をとる
が、値I_s3及びI_s4，I_s7及びI_s8……I_s(2o-1)及びI_s2 ⁿを
有している場合、第１１図Ａ中×印で示すよう
に、有電圧状態をとる。

また、制御線付ジヨセフソンゲート回路M₁₂
は、その出力端４及び４′間で、アナログ入力電
流I_sが、値I_s2及びI_s3，I_s6及びI_s7……I_s(2o-2)及び
I_s(2o-1)を有している場合、零電圧状態をとるが、
値I_s1，I_s4及びI_s5……I_s(2o-4)及びI_s(2o-3)，I_s2 ⁿを
を
有している場合、第１１図Ｂ中×印で示すよう
に、有電圧状態をとる。

さらに、制御線付ジヨセフソンゲート回路M₂₁
は、その出力端４及び４′間で、アナログ入力電
流I_sが、値I_s1〜I_s4，I_s9〜I_s12……I_s(2o-7)〜I_s(2o-4
)を
有している場合、零電圧状態をとるが、値I_s5〜
I_s8，I₁₂〜I_s15，……I_s(2o-3)〜I_s2 ⁿを有する場合、第
９図Ｃ中×印で示すように、有電圧状態をとる。

また、制御線付ジヨセフソンゲート回路M₂₂
は、その出力端４及び４′間で、アナログ入力電
流I_sが、値I_s3及びI_s6，I_s11〜I_s13……を有している
場合、零電圧状態をとるが、値I_s1及びI_s2，I_s7〜
I_s11……I_s(2o-1)及びI_s2 ⁿを有している場合、第１１
図Ｄ中×印で示すように、有電圧状態をとる。

さらに、制御線付ジヨセフソンゲート回路M₃₁
は、その出力端４及び４′間で、アナログ入力電
流I_sが、値I_s1〜I_s8，I_s17〜I_s24……を有している場
合、零電圧状態をとるが、I_s9〜I_s16．I_s25〜I_s32…
…をとる場合、第１１図Ｅ中×印で示すように、
有電圧状態をとる。

また、制御線付ジヨセフソンゲート回路M₃₂
は、その出力端４及び４′間で、アナログ入力電
流I_sが、値I_s5〜I_s12，I_s21〜I_s28……を有する場合、
零電圧状態をとるが、値I_s1〜I_s4，I_s13〜I_s20……
を有する場合、第１１図Ｆ中×印で示すように、
有電圧状態をとる。

このように、制御線付ジヨセフソンゲート回路
M_ijは、その出力端４及び４′間で、アナログ入力
電流I_sの値に応じて、零電圧状態または有電圧状
態をとる。

従つて、いま、制御線付ジヨセフソンゲート回
路M₁₁〜M_1o，M₂₁〜M_2n……M_o1〜M_onが零電圧
状態をとるときにそれらの出力端４及び４′間で
得られる電圧（零電圧）を２値表示の「０」と
し、また、有電圧状態をとるときに出力端４及び
４′間で得られる電圧（有電圧）を２値表示の
「１」とすれば、アナログ入力電流I_sが、I_s1，I_s2，
I_s3……I_s(2o-1)，I_s2 ⁿの値を有している場合、制御
線付ジヨセフソンゲート回路M_ijの出力端４及び
４′間に、ｎ＝３，ｍ＝２の場合、第１３図に示
すように、デジタル出力が得られる。

また、ｎ＝３，ｍ＝３の場合、制御線付ジヨセ
フソンゲート回路M_ijの出力端４及び４′間に、第
１４図に示すように、デジタル出力が得られる。

このため、制御線付ジヨセフソンゲート回路
Q₁〜Q_oから、ｎ＝３，ｍ＝２の場合、第１３図
に示すようにデジタル出力が得られる。

また、ｎ＝３，ｍ＝３の場合、第１４図に示す
ようにデジタル出力が得られる。

従つて、負荷L₁〜L_oで、アナログ入力電流I_sの
値を表わしているｎビツトのデジタル出力を得る
ことができる。

そして、この場合のようなデジタル出力が、制
御線付ジヨセフソンゲート回路M_i1〜M_inの閾値
特性における周期の数を、同じ制御電流の範囲値
内において、第１図で上述した従来のジヨセフソ
ンAD変換回路の制御線付ジヨセフソンゲート回
路Ｍの場合の１／ｍにすることによつて得ること
ができる。

従つて、第１０図に示す本願第３番目の発明に
よるジヨセフソンAD変換回路の場合、アナログ
入力電流を、第１図で上述した従来のジヨセフソ
ンAD変換回路に比し、ｍ倍という広い範囲値に
亘つて、ビツト数の大なるデジタル出力に変換す
ることができる、という特徴を有する。

また、第１０図に示す本願第３番目の発明によ
るジヨセフソンパルスAD変換回路によれば、制
御線付ジヨセフソンゲート回路M₁₁〜M_1n，M₂₁
〜M_2n……M_o1〜M_onが、それらのバイアス電流
線１に、第５図で上述した本願第１番目の発明に
よるジヨセフソンパルスAD変換回路の場合と同
様に、パルスバイアス電流発生回路Ｄ（図示せず）
からのパルスバイアス電流が、バイアス電流I_bと
して供給されることによつて動作し、また、制御
線付ジヨセフソンゲート回路Q₁〜Q_oが、それら
のバイアス電流線１に第５図の場合と同様に、正
弦波または台形波の交流バイアス電流I_aが供給さ
れることによつて動作し、よつて、上述したよう
に、アナログ入力電流をデジタル出力に変換する
ようにしているので、その変換を第５図の場合と
同様に高速で行わせることができる。

実施例６第１５図は、本願第３番目の発明によるジヨセ
フソンAD変換回路の第２実施例を示す。

第１５図において、第１０図との対応部分には
同一符号を付して詳細説明を省略する。

第１５図に示す本願第３番目の発明によるジヨ
セフソンAD変換回路の第２の実施例は、次の事
項を除いて、第１０図で上述した本発明によるジ
ヨセフソンAD変換回路の構成と同様の構成を有
する。

すなわち、制御線付ジヨセフソンゲート回路
M_i1〜M_inの閾値特性の周期I_iが、2^(i-1)×I₁を有し
ているに代え、制御線付ジヨセフソンゲート回路
M₁₁〜M_1n；M₂₁〜M_2n；……M_2o〜M_onの閾値特
性の周期が、I₁を有している。

また、制御線付ジヨセフソンゲート回路の制御
電流線２に、入力電流線１２に供給されるアナロ
グ入力電流I_sをそれと同じ値で供給するに代え、
制御線付ジヨセフソンゲート回路M₁₁〜M_1n；
M₂₁〜M_2n；……M_2o〜M_onのの制御電流線２に、
第７図で上述したジヨセフソンAD変換回路にお
いて、その制御線付ジヨセフソンゲート回路M₁，
M₂……M_oにアナログ入力電流I_sを互に異なる値
（I_s−１），（I_s−２），……（I_s−ｎ）で供給する
のと同様に、異なる値（I_s−１），（I_s−２），……
（I_s−ｎ）で供給するようになされている。

このため、第７図で上述したと同様に、入力電
流線１２に、抵抗R₀，R₁，R₂，……R_oが、直列
に接続されて介挿され、そして、この場合、入力
電流線１２の一端が接地されているものとして、
制御線付ジヨセフソンゲート回路M_i〜M_inの制御
電流線２が直列に接続されて、その一端が、抵抗
R_i′を介して抵抗R_(i-1)及びR_iの接続中点に接続さ
れ、他端が接地されている。

以上が、本願第３番目の発明によるジヨセフソ
ンAD変換回路に第２の実施例の構成である。

このような構成を有する本発明によるジヨセフ
ソンAD変換回路によれば、それが、上述した事
項を除いて、第１０図で上述したと同様の構成を
有している。

一方制御線付ジヨセフソンゲート回路M_i1〜
M_inが、第７図で上述したジヨセフソンAD変換
回路の制御線付ジヨセフソンゲート回路M_iの閾
値特性に対応している閾値特性を有し、また、そ
の制御線付ジヨセフソンゲート回路M_i1〜M_inの
制御電流線２に、アナログ入力電流I_sが、従来の
ジヨセフソンAD変換回路の制御線付ジヨセフソ
ンゲート回路M_iの制御電流線２に供給されると
同様の値で供給される。

従つて、第１５図に示す本発明の場合も、詳細
説明は省略するが、アナログ入力電流I_sの値を表
しているデジタル出力を、第１０図で上述した特
徴を以つて得ることができる。

なお、上述においては、本願第１、第２及び第
３番目の発明によるジヨセフソンパルスAD変換
回路の実施例について述べたが、第１０図に示す
本願第３番目の発明によるジヨセフソンパルス
AD変換回路において、その制御線付ジヨセフソ
ンゲート回路M_i1〜M_ioのバイアス電流線１に第
９図で上述した本願第１番目の発明によるジヨセ
フソンパルスAD変換回路の実施例に準じて、パ
ルスバイアス電流発生回路D_iからパルスバイアス
電流を供給する構成を、本願第４番目の発明のに
よるジヨセフソンパルスAD変換回路実施例とす
ることもでき、また、制御線付ジヨセフソンゲー
ト回路M_ijのバイアス電流線１に、第９図で上述
した本願第１番目の発明によるジヨセフソンパル
スAD変換回路の実施例に準じて、パルスバイア
ス電流発生回路D_ijからパルスバイアス電流を供
給する構成を、本願第５番目の発明によるジヨセ
フソンパルスAD変換回路の実施例とすることも
できる。

さらに、上述においては、制御線付ジヨセフソ
ンゲート回路M_i1〜M_inが、その周期性の周期I_iを
して、制御線付ジヨセフソンゲート回路M₁₁〜
M_1nの周期I₁の2^(i-1)×I₁の周期またはI₁の周期を
有し、これに応じて、制御線付ジヨセフソンゲー
ト回路M_i1〜M_inの制御電流線２に、アナログ入
力電流I_sを、その値でまたは制御線付ジヨセフソ
ンゲート回路M₁の制御電流線２に供するアナロ
グ入力電流I_sの値の１／2^(i-1)の値でで供給する場
合について述べたが、制御線付ジヨセフソンゲー
ト回路M_i1，M_i2……M_inを、その周期性の周期を
して、上述した値とは異なる周期とし、これに応
じて、制御線付ジヨセフソンゲート回路M_i1〜
M_inの制御電流線２に、アナログ入力電流I_sを上
述した値とは異なる値で供給して、（第１０図及
び第１５図の組合せ構成に相当する）上述したと
同様の作用効果を得るようになすこともできる。

その他、本発明の精神を脱することなしに、
種々の変型、変更をなし得るであろう。

【図面の簡単な説明】

第１図は、従来のジヨセフソンAD変換回路の
一例を示す系統接続図である。第２図は、これに
用いている制御線付ジヨセフソンゲート回路の閾
値特性を示す図である。第３図は、第１図に示す
従来のジヨセフソンAD変換回路に用いている制
御線付ジヨセフソンゲート回路の接続図である。
第４図は、第１図に示す従来のジヨセフソンAD
変換回路の動作の説明に供するアナログ入力電流
に対するデジタル出力の関係を示す図である。第
５図〜第７図は、本発明によるジヨセフソンAD
変換回路の実施例を示す系統的接続図である。第
８図は、第７図に示すジヨセフソンパルスAD変
換回路に用いている制御線付ジヨセフソンゲート
回路の閾値特性を示す図である。第９図及び第１
０図は、本発明によるジヨセフソンパルスAD変
換回路の他の実施例の系統的接続図である。第１
１図は、第１０図に示すジヨセフソンパルスAD
変換回路に用いている制御線付ジヨセフソンゲー
ト回路の閾値特性を示す図である。第１２図は、
第１０図に用いている制御線付ジヨセフソンゲー
ト回路の一例を示す接続図である。第１３図及び
第１４図は、第１０図に示す本発明によるジヨセ
フソンAD変換回路の動作の説明に供するアナロ
グ入力電流に対するデジタル出力の関係を示す図
である。第１５図は、本発明によるジヨセフソン
AD変換回路の他の例を示す系統的接続図であ
る。１……バイアス電流線、２，３……制御電流
線、４，４′……出力端、M_i（ｉ＝１，２……ｎ）
……制御線付ジヨセフソンゲート回路、B_i……制
御電流線、５……バイアス電流線、６……ジヨセ
フソン接合素子、７，８……制御電流線、F₁〜
F₃……制御線付ジヨセフソンゲート回路、１１，
１１′……バイアス電流線、H_j（ｊ＝１，２……
ｍ）……制御電流線、M_ij（ｉ＝１，２……ｎ；ｊ
＝１，２……ｍ）……制御線付ジヨセフソンゲー
ト回路、Q_i……制御線付ジヨセフソンゲート回
路、Ｄ，D_i……パルスバイアス電流発生回路、４
１……バイアス電流線、R₀〜R_o，R₁′〜R_o′，r₁
〜r_o，r₁〜r_o′，r₁″〜r_o″……負荷。

Claims

【特許請求の範囲】１バイアス電流線と、制御電流線とを有し、且
つ上記制御電流線に供給される制御電流の値と上
記バイアス電流線に供給されるバイアス電流の値
とに応じて、対の出力端間で、零電圧状態または
有電圧状態をとり、その零電圧状態または有電圧
状態をとる閾値特性に、上記制御電流線に供給さ
れる制御電流の値に対する互に異なるまたは同じ
周期の周期性を有する、ジヨセフソン接合素子を
用いて構成されたｎ個（ｎ≧２）の第１の制御線
付ジヨセフソンゲート回路M₁，M₂，……M_oと、バイアス電流線と、制御電流線とを有し、上記
制御電流線に制御電流が２値表示で「１」で供給
されるか、「０」で供給されるかに応じて、、対の
出力端間で、零電圧状態または有電圧状態をと
る、ジヨセフソン接合素子を用いて構成されたｎ
個の第２の制御線付ジヨセフソンゲート回路Q₁，
Q₂……Q_oと、交流バイアス電流から、それに比し幅狭のパル
スバイアス電流を発生する、上記第１の制御線付
ジヨセフソンゲート回路M₁〜M_oに対して共通の
パルスバイアス電流発生回路とを有し、上記第２の制御線付ジヨセフソンゲート回路Q_i
（ｉ＝１，２……ｎ）の制御電流線の対の出力端
が、上記第１の制御線付ジヨセフソンゲート回路
M_iの対の出力端に接続され、上記第１の制御線付ジヨセフソンゲート回路
M₁〜M_oのバイアス電流線に、上記パルスバイア
ス電流発生回路から得られるパルスバイアス電流
を供給し、上記第２の制御線付ジヨセフソンゲー
ト回路Q₁〜Q_oのバイアス電流線に、上記交流バ
イアス電流を供給し、上記第１の制御線付ジヨセ
フソンゲート回路M₁，M₂……M_oの制御電流線
に、アナログ入力電流を、互に同じまたは異なる
値で供給することによつて、上記第２の制御線付
ジヨセフソンゲート回路Q₁，Q₂，……Q_oの対の
出力端から、上記アナログ入力電流の値を表して
いるｎビツトのデジタル出力を出力するようにさ
れていることを特徴とするジヨセフソンAD変換
回路。２バイアス電流線と、制御電流線とを有し、且
つ上記制御電流線に供給される制御電流の値と上
記バイアス電流線に供給されるバイアス電流の値
とに応じて、対の出力端間で、零電圧状態または
有電圧状態をとり、その零電圧状態または有電圧
状態をとる閾値特性に、上記制御電流線に供給さ
れる制御電流の値に対する互に異なるまたは同じ
周期の周期性を有する、ジヨセフソン接合素子を
用いて構成されたｎ個（ｎ≧２）の第１の制御線
付ジヨセフソンゲート回路M₁，M₂……M_oと、バイアス電流線と、制御電流線とを有し、上記
制御電流線に制御電流が２値表示で「１」で供給
されるか、「０」で供給されるかに応じて、対の
出力端間で、零電圧状態または有電圧状態をと
る、ジヨセフソン接合素子を用いて構成されたｎ
個の第２の制御線付ジヨセフソンゲート回路Q₁，
Q₂……Q_oと交流バイアス電流から、それに比し幅狭のパル
スバイアス電流を発生する複数ｎ個のパルスバイ
アス電流発生回路D₁，D₂……D_oとを有し、上記第２の制御線付ジヨセフソンゲート回路Q_i
（ｉ＝１，２……ｎ）の制御電流線の対の出力端
が、上記第１の制御線付ジヨセフソンゲート回路
M_iの対の出力端に接続され、上記第１の制御線付ジヨセフソンゲート回路
M_iのバイアス電流線に、上記パルスバイアス電
流発生回路D_iから得られるパルスバイアス電流を
供給し、上記第２の制御線付ジヨセフソンゲート
回路Q₁〜Q_oのバイアス電流線に、上記交流バイ
アス電流を供給し、上記第１の制御線付ジヨセフ
ソンゲート回路M₁，M₂，……M_oの制御電流線
に、アナログ入力電流を、互に同じまたは異なる
値で供給することによつて、上記第２の制御線付
ジヨセフソンゲート回路Q₁，Q₂，……Q_oの対の
出力端から、上記アナログ入力電流の値を表して
いるｎビツトのデジタル出力を出力するようにさ
れていることを特徴とするジヨセフソンAD変換
回路。３バイアス電流線と、制御電流線とを有し、且
つ上記制御電流線に供給される制御電流の値と上
記バイアス電流線に供給されるバイアス電流の値
とに応じて、対の出力端間で、零電圧状態または
有電圧状態をとり、その零電圧状態または有電圧
状態をとる閾値特性に、上記制御電流線に供給さ
れる制御電流の値に対する互に異なるまたは同じ
周期の周期性を有する、ジヨセフソン接合素子を
用いて構成されたｎ・ｍ個（ｎ≧２，ｍ≧２）の
第１の制御線付ジヨセフソンゲート回路M₁₁〜
M_1n；M₂₁〜M_2n；……M_o1〜M_onと、バイアス電流線と、ｍ個の制御電流線H₁，
H₂，……H_nとを有し、上記制御電流線H₁〜H_n
中の偶数個の制御電流線に制御電流が２値表示で
「１」（または「０」）で供給されるか、上記制御
電流線H₁〜H_n中の奇数個の制御電流線に制御電
流が２値表示で「１」（または「０」）で供給され
るかに応じて、対の出力端間で、零電圧状態また
は有電圧状態をとる、ジヨセフソン接合素子を用
いて構成されたｎ個の第２の制御線付ジヨセフソ
ンゲート回路Q₁，Q₂，……Q_oと、交流バイアス電流から、それに比し幅狭のパル
スバイアス電流を発生するパルスバイアス電流発
生回路とを有し、上記第２の制御線付ジヨセフソンゲート回路Q_i
（ｉ＝１，２……ｎ）の制御電流線H_j（ｊ＝１，
２……ｍ）の対の出力端が、上記第１の制御線付
ジヨセフソンゲート回路M_ijの対の出力端に接続
され、上記第１の制御線付ジヨセフソンゲート回路
M₁₁〜M_1n，M₂₁〜M_2n，……M_o1〜M_onのバイア
ス電流線に、上記パルス電流発生回路から得られ
るパルスバイアス電流を供給し、上記第２の制御
線付ジヨセフソンゲート回路Q₁〜Q_oのバイアス
電流線に、上記交流バイアス電流を供給し、上記
第１の制御線付ジヨセフソンゲート回路M₁₁〜
M_1n；M₂₁〜M_2n；……M_o1〜M_onの制御電流線
に、アナログ入力電流を、互に同じまたは異なる
値で供給することによつて、上記第２の制御線付
ジヨセフソンゲート回路Q₁；Q₂；……Q_oの対の
出力端から、上記アナログ入力電流の値を表して
いるｎビツトのデジタル出力を出力するようにさ
れていることを特徴とするジヨセフソンAD変換
回路。４バイアス電流線と、制御電流線とを有し、且
つ上記制御電流線に供給される制御電流の値と上
記バイアス電流線に供給されるバイアス電流の値
とに応じて、対の出力端間で、零電圧状態または
有電圧状態をとり、その零電圧状態または有電圧
状態をとる閾値特性に、上記制御電流線に供給さ
れる制御電流の値に対する互に異なるまたは同じ
周期の周期性を有する、ジヨセフソン接合素子を
用いて構成されたｎ・ｍ個（ｎ≧２，ｍ≧２）の
第１の制御線付ジヨセフソンゲート回路M₁₁〜
M_1n；M₂₁〜M_2n；……M_o1〜M_onと、バイアス電流線と、ｍ個の制御電流線H₁，
H₂，……H_nとを有し、上記制御電流線H₁〜H_n
の中の偶数個の制御電流線に制御電流が２値表示
で「１」（または「０」）で供給されるか、上記制
御電流線H₁〜H_n中の奇数個の制御電流線に制御
電流が２値表示で「１」（または「０」）で供給さ
れるかに応じて、対の出力端間で、零電圧状態ま
たは有電圧状態をとる、ジヨセフソン接合素子を
用いて構成されたｎ個の第２の制御線付ジヨセフ
ソンゲート回路Q₁，Q₂……Q_oと、交流バイアス電流から、それに比し幅狭のパル
スバイアス電流を発生する複数ｎ個のパルスバイ
アス電流発生回路D₁，D₂……D_oとを有し、上記第２の制御線付ジヨセフソンゲート回路Q_i
（ｉ＝１，２……ｎ）の制御電流線H_j（ｊ＝１，
２……ｍ）の対の出力端が、上記第１の制御線付
ジヨセフソンゲート回路M_ijの対の出力端に接続
され、上記第１の制御線付ジヨセフソンゲート回路
M_i1〜M_inのバイアス電流線に、上記パルスバイ
アス電流発生回路D_iから得られるパルスバイアス
電流を供給し、上記第２の制御線付ジヨセフソン
ゲート回路Q₁〜Q_oのバイアス電流線に、上記交
流バイアス電流を供給し、上記第１の制御線付ジ
ヨセフソンゲート回路M₁₁〜M_1n；M₂₁〜M_2n；
……M_o1〜M_onの制御電流線に、アナログ入力電
流を、互に同じまたは異なる値で供給することに
よつて、上記第２の制御線付ジヨセフソンゲート
回路Q₁；Q₂；……Q_oの対の出力端から、上記ア
ナログ入力電流の値を表しているｎビツトのデジ
タル出力を出力するようにされていることを特徴
とするジヨセフソンAD変換回路。５バイアス電流線と、制御電流線とを有し、且
つ上記制御電流線に供給される制御電流の値と上
記バイアス電流線に供給されるバイアス電流の値
とに応じて、対の出力端間で、零電圧状態または
有電圧状態をとり、その零電圧状態または有電圧
状態をとる閾値特性に、上記制御電流線に供給さ
れる制御電流の値に対する互に異なるまたは同じ
周期の周期性を有する、ジヨセフソン接合素子を
用いて構成されたｎ・ｍ個（ｎ≧２，ｍ≧２）の
第１の制御線付ジヨセフソンゲート回路M₁₁〜
M_1n；M₂₁〜M_2n；……M_o1〜M_onと、バイアス電流線と、ｍ個の制御電流線H₁，
H₂，……H_nとを有し、上記制御電流線H₁〜H_n
中の偶数個の制御電流線に制御電流が２値表示で
「１」（または「０」）で供給されるか、上記制御
電流線H₁〜H_n中の奇数個の制御電流線に制御電
流が２値表示で「１」（または「０」）で供給され
るかに応じて、対の出力端間で、零電圧状態また
は有電圧状態をとる、ジヨセフソン接合素子を用
いて構成されたｎ個の第２の制御線付ジヨセフソ
ンゲート回路Q₁，Q₂……Q_oと、交流バイアス電流から、それに比し幅狭のパル
スバイアス電流を発生する複数ｎ・ｍ個のパルス
バイアス電流発生回路D₁₁〜D_1n；D₂₁〜D_2n；…
…D_o1〜D_onとを有し、上記第２の制御線付ジヨセフソンゲート回路Q_i
（ｉ＝１，２……ｎ）の制御電流線H_j（ｊ＝１，
２……ｍ）の対の出力端が、上記第１の制御線付
ジヨセフソンゲート回路M_ijの対の出力端に接続
され、上記第１の制御線付ジヨセフソンゲート回路
M_ijのバイアス電流線に、上記パルスバイアス電
流発生回路D_ijから得られるパルスバイアス電流
を供給し、上記第２の制御線付ジヨセフソンゲー
ト回路Q₁〜Q_oのバイアス電流線に、上記交流バ
イアス電流を供給し、上記第１の制御線付ジヨセ
フソンゲート回路M₁₁〜M_1n；M₂₁〜M_2n；……
M_o1〜M_onの制御電流線に、アナログ入力電流
を、互に同じまたは異なる値で供給することによ
つて、上記第２の制御線付ジヨセフソンゲート回
路Q₁；Q₂；……Q_oの対の出力端から、上記アナ
ログ入力電流の値を表しているｎビツトのデジタ
ル出力を出力するようにされていることを特徴と
するジヨセフソンAD変換回路。