JP2558631B2 - 電圧形多重ｐｗｍインバ−タ - Google Patents
電圧形多重ｐｗｍインバ−タInfo
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、出力電流基準信号に対する出力電流の追
従性を改善した電圧形多重PWMインバータに関するもの
である。
従性を改善した電圧形多重PWMインバータに関するもの
である。
第６図は例えば1984年11月に発行された「第21回鉄道
におけるサイバネティクス利用国内シンポジウム論文
集」、第539〜543ページに示された従来の電圧形多重PW
Mインバータの１相分の原理的構成図を示したもの、そ
して第７図は第６図に示した従来の電圧形多重PWMイン
バータのスイッチング制御の方法を説明するための波形
図である。
におけるサイバネティクス利用国内シンポジウム論文
集」、第539〜543ページに示された従来の電圧形多重PW
Mインバータの１相分の原理的構成図を示したもの、そ
して第７図は第６図に示した従来の電圧形多重PWMイン
バータのスイッチング制御の方法を説明するための波形
図である。
第６図において、１、２、３、４は強制転流式単相ブ
リッジ接続の電圧形PWMインバータ（以下、単位インバ
ータという）で、その出力を直列接続することによって
４段直列多重PWMインバータを構成している。11、21、3
1、41は各単位インバータ１、２、３、４の直流電源、1
2と13、22と23、32と33、42と43は各単位インバータ
１、２、３、４において対をなすスイッチである。51、
52、53はそれぞれインダクタンス、抵抗、交流電源であ
り、これらは直列接続され前述した４段直列多重PWMイ
ンバータの負荷回路を構成している。54は電流検知器で
あり、負荷回路の出力電流ｉに対応する電流信号ｉ′を
生成する。55は誤差検出器であり、４段直列多重PWMイ
ンバータが負荷回路に流している出力電流ｉに対応する
電流信号ｉ′と、出力電流基準信号ｉ＊の差を検出す
る。56は誤差検出器55の出力によって電流信号ｉ′を出
力電流基準信号ｉ＊に一致させるための制御信号を発生
する電流制御回路である。57は加算器であり、電流制御
回路56の出力に負荷回路中の交流電源53の電圧ebに対応
する出力電圧基準信号ｅ＊を加算し、制御信号refを生
成する。58は比較器、59は三角波の波形を有する４層高
周波の搬送波発生器である。なお、比較器58は制御信号
refと搬送波発生器59の出力とを比較し、その大小関係
によって各単位インバータ１、２、３、４のスイッチ対
12と13、22と23、32と33、42と43と直流電源11、21、3
1、41との間の接続関係を切り換える駆動信号60を発生
する。
リッジ接続の電圧形PWMインバータ（以下、単位インバ
ータという）で、その出力を直列接続することによって
４段直列多重PWMインバータを構成している。11、21、3
1、41は各単位インバータ１、２、３、４の直流電源、1
2と13、22と23、32と33、42と43は各単位インバータ
１、２、３、４において対をなすスイッチである。51、
52、53はそれぞれインダクタンス、抵抗、交流電源であ
り、これらは直列接続され前述した４段直列多重PWMイ
ンバータの負荷回路を構成している。54は電流検知器で
あり、負荷回路の出力電流ｉに対応する電流信号ｉ′を
生成する。55は誤差検出器であり、４段直列多重PWMイ
ンバータが負荷回路に流している出力電流ｉに対応する
電流信号ｉ′と、出力電流基準信号ｉ＊の差を検出す
る。56は誤差検出器55の出力によって電流信号ｉ′を出
力電流基準信号ｉ＊に一致させるための制御信号を発生
する電流制御回路である。57は加算器であり、電流制御
回路56の出力に負荷回路中の交流電源53の電圧ebに対応
する出力電圧基準信号ｅ＊を加算し、制御信号refを生
成する。58は比較器、59は三角波の波形を有する４層高
周波の搬送波発生器である。なお、比較器58は制御信号
refと搬送波発生器59の出力とを比較し、その大小関係
によって各単位インバータ１、２、３、４のスイッチ対
12と13、22と23、32と33、42と43と直流電源11、21、3
1、41との間の接続関係を切り換える駆動信号60を発生
する。
第７図（ａ）、（ｃ）、（ｅ）、（ｇ）中のそれぞれ
V1、V2、V3、V4は第６図中の搬送波発生器59の出力波形
で、相互に90度の位相差を有する以外はまったく等しい
三角波であり、また制御信号refは上述した第６図中の
加算器57の出力波形である。また、第７図（ｂ）、
（ｄ）、（ｆ）、（ｈ）は第６図中の各単位インバータ
１、２、３、４の出力電圧波形である。第７図（ｊ）は
同図（ｂ）、（ｄ）、（ｆ）、（ｈ）の波形で示した各
単位インバータ出力電圧波形の代数和として定まる４段
直列多重PWMインバータの出力波形である。
V1、V2、V3、V4は第６図中の搬送波発生器59の出力波形
で、相互に90度の位相差を有する以外はまったく等しい
三角波であり、また制御信号refは上述した第６図中の
加算器57の出力波形である。また、第７図（ｂ）、
（ｄ）、（ｆ）、（ｈ）は第６図中の各単位インバータ
１、２、３、４の出力電圧波形である。第７図（ｊ）は
同図（ｂ）、（ｄ）、（ｆ）、（ｈ）の波形で示した各
単位インバータ出力電圧波形の代数和として定まる４段
直列多重PWMインバータの出力波形である。
第６図に示した４段直列多重PWMインバータは次のよ
うに動作する。
うに動作する。
第６図中の単位インバータ１では、第７図（ａ）の波
形図において、ref≧V1の期間、単位インバータ１のス
イッチ12が出力端子ａに接続され、かつスイッチ13が出
力端子ｆに接続され、ref＜V1の期間はスイッチ12が出
力端子ｃに接続され、かつスイッチ13が出力端子ｅに接
続される。従つて、単位インバータ１の出力端子ｂ−ｄ
間には、出力端子ｂ側が高電位のときを正として、第７
図ｂに示す波形が得られる。単位インバータ２、３、４
も単位インバータ１と同様に動作し、単位インバータ１
〜４の出力を直列接続したときの波形は第７図（ｊ）に
示す通りであり、これは平均的に見たとき、単位インバ
ータ１〜４に共通の制御信号refの波形と等しくなって
おり、所望の出力電圧が得られたことになる。
形図において、ref≧V1の期間、単位インバータ１のス
イッチ12が出力端子ａに接続され、かつスイッチ13が出
力端子ｆに接続され、ref＜V1の期間はスイッチ12が出
力端子ｃに接続され、かつスイッチ13が出力端子ｅに接
続される。従つて、単位インバータ１の出力端子ｂ−ｄ
間には、出力端子ｂ側が高電位のときを正として、第７
図ｂに示す波形が得られる。単位インバータ２、３、４
も単位インバータ１と同様に動作し、単位インバータ１
〜４の出力を直列接続したときの波形は第７図（ｊ）に
示す通りであり、これは平均的に見たとき、単位インバ
ータ１〜４に共通の制御信号refの波形と等しくなって
おり、所望の出力電圧が得られたことになる。
なお、第６図のスイッチ12、13、22、23、32、33、4
2、43の状態の第７図の時刻t21における場合を示してい
る。
2、43の状態の第７図の時刻t21における場合を示してい
る。
従来の電圧形多重PWMインバータ上述したように構成
されているので、出力電流基準信号に対する出力電流の
追従応答性を高めるには搬送波の周波数を上げなければ
ならず、スイッチング頻度が高くなって通常用いられる
半導体スイッチング素子の損失が増加する問題点があ
る。また、出力電流基準信号に変化の早い部分と遅い部
分があっても同一頻度でスイッチング動作を行う点でも
スイッチング損失が増加する問題点もある。
されているので、出力電流基準信号に対する出力電流の
追従応答性を高めるには搬送波の周波数を上げなければ
ならず、スイッチング頻度が高くなって通常用いられる
半導体スイッチング素子の損失が増加する問題点があ
る。また、出力電流基準信号に変化の早い部分と遅い部
分があっても同一頻度でスイッチング動作を行う点でも
スイッチング損失が増加する問題点もある。
この発明はこれら問題点を解決するためになされたも
ので、平均のスイッチング頻度を低く保ちながら、出力
電流基準信号に対する出力電流の早い追従性が必要なと
きは高頻度スイッチングを行ない、かつ電圧形多重PWM
インバータを構成する個々の単位インバータ間のスイッ
チング頻度を平均化できる電圧形多重PWMインバータを
得ることを目的とする。
ので、平均のスイッチング頻度を低く保ちながら、出力
電流基準信号に対する出力電流の早い追従性が必要なと
きは高頻度スイッチングを行ない、かつ電圧形多重PWM
インバータを構成する個々の単位インバータ間のスイッ
チング頻度を平均化できる電圧形多重PWMインバータを
得ることを目的とする。
この発明に係る電圧形多重PWMインバータは、単位イ
ンバータの接続段数に応じた段数を有し、電圧形多重PW
Mインバータの出力電流と出力電流基準信号との偏差
を、この偏差に応じた多段階の離散的な出力電圧基準信
号に変換する多段ヒステリシスコンパレータと、電圧形
多重PWMインバータを構成する各スイッチング素子をス
イッチングさせる順序を示すスイッチング状態テーブル
と各スイッチング素子のうち最近動作したもののスイッ
チング状態テーブル上での位置を示す切り換え点位置情
報を記憶するとともに、現時点における電圧形多重PWM
インバータ出力電圧と出力電圧基準信号との偏差に応じ
て切り換え点位置情報を更新するスイッチング状態テー
ブル内蔵回路と、更新後の切り換え点位置情報に応じ
て、各スイッチング素子にオンオフ指令を与えるスイッ
チングテーブル内蔵回路とを備えたものである。
ンバータの接続段数に応じた段数を有し、電圧形多重PW
Mインバータの出力電流と出力電流基準信号との偏差
を、この偏差に応じた多段階の離散的な出力電圧基準信
号に変換する多段ヒステリシスコンパレータと、電圧形
多重PWMインバータを構成する各スイッチング素子をス
イッチングさせる順序を示すスイッチング状態テーブル
と各スイッチング素子のうち最近動作したもののスイッ
チング状態テーブル上での位置を示す切り換え点位置情
報を記憶するとともに、現時点における電圧形多重PWM
インバータ出力電圧と出力電圧基準信号との偏差に応じ
て切り換え点位置情報を更新するスイッチング状態テー
ブル内蔵回路と、更新後の切り換え点位置情報に応じ
て、各スイッチング素子にオンオフ指令を与えるスイッ
チングテーブル内蔵回路とを備えたものである。
この発明においては、多段ヒステリシスコンパレータ
を用いることによって出力電流と出力電流基準信号との
偏差を、この偏差に応じた多段階の離散的な出力電圧基
準信号に変換することによって、電圧形多重PWMインバ
ータを線形増幅器として動作させることができ、また各
スイッチング素子をスイッチングさせる順序を示すスイ
ッチング状態テーブルと各スイッチング素子のうち最近
動作したもののスイッチング状態テーブル上での位置を
示す切り換え点位置情報スイッチングテーブルを用いる
ことによって各スイッチング素子のスイッチング頻度を
均等化することができる。
を用いることによって出力電流と出力電流基準信号との
偏差を、この偏差に応じた多段階の離散的な出力電圧基
準信号に変換することによって、電圧形多重PWMインバ
ータを線形増幅器として動作させることができ、また各
スイッチング素子をスイッチングさせる順序を示すスイ
ッチング状態テーブルと各スイッチング素子のうち最近
動作したもののスイッチング状態テーブル上での位置を
示す切り換え点位置情報スイッチングテーブルを用いる
ことによって各スイッチング素子のスイッチング頻度を
均等化することができる。
以下、この発明の一実施例を図について説明する。第
１図はこの発明に係る電圧形多重PWMインバータの主回
路構成図、第２図は第１図に示した主回路およびその負
荷と制御回路をブロック図で示したシステム構成図であ
る。
１図はこの発明に係る電圧形多重PWMインバータの主回
路構成図、第２図は第１図に示した主回路およびその負
荷と制御回路をブロック図で示したシステム構成図であ
る。
第１図において、１〜4;11、21、31、41;12、13、2
2、23、32、33、42、43;51〜53は第６図に示したものと
同じである。
2、23、32、33、42、43;51〜53は第６図に示したものと
同じである。
いま、スイッチ12、13、22、23、32、33、42、43に対
してそれぞれスイッチング関数S1、S2、S3、S4、S5、
S6、S7、S8を対応させ、これらスイッチング関数を各ス
イッチの切り換え先に応じて第１図に示す通り１または
−１の値をとるものとすると、第１図の電圧形多重PWM
インバータの出力電圧ｅは直流電源11、21、31、41の電
圧をＥとして下記の式（１）で表される。
してそれぞれスイッチング関数S1、S2、S3、S4、S5、
S6、S7、S8を対応させ、これらスイッチング関数を各ス
イッチの切り換え先に応じて第１図に示す通り１または
−１の値をとるものとすると、第１図の電圧形多重PWM
インバータの出力電圧ｅは直流電源11、21、31、41の電
圧をＥとして下記の式（１）で表される。
この発明の電圧形多重PWMインバータは、式（１）か
ら明らかなように、Ｅおきに−4Eから4Eまで９種類の電
圧を出力できるが、スイッチ切り換え論理を以下のよう
にしてこの発明の目的である出力電流基準信号に対する
出力電流の高速追従性と各単位インバータ間のスイッチ
ング頻度均等化を実現する。
ら明らかなように、Ｅおきに−4Eから4Eまで９種類の電
圧を出力できるが、スイッチ切り換え論理を以下のよう
にしてこの発明の目的である出力電流基準信号に対する
出力電流の高速追従性と各単位インバータ間のスイッチ
ング頻度均等化を実現する。
第２図において、101は電流誤差検出器、102はこの電
流誤差検出器101に接続した多段（この例では８段）ヒ
ステリシスコンパレータ、103はこの８段ヒステリシス
コンパレータ102に接続したエンコーダ、104はこのエン
コーダ103に接続しかつスイッチング状態テーブルを内
蔵するスイッチング状態テーブル内蔵回路、105はこの
スイッチング状態テーブル内蔵回路104に接続したラッ
チ回路、106はエンコーダ103に接続した電圧指令変化検
出回路、107はこの電圧指令変化検出回路106とラッチ回
路105の間に接続した遅延回路、108はラッチ回路105に
接続しかつスイッチングテーブルを内蔵するスイッチン
グテーブル内蔵回路、109はこのスイッチングテーブル
内蔵回路108に接続しかつ第１図に示した４段直列多重
インバータ、110はこの４段直列多重インバータ109およ
び電流誤差検出器101に接続した電流検出器、111はこの
電流検出器110を介して４段直列多重インバータ109に接
続しかつ第１図のインダクタンス51、抵抗52および交流
電源53によって構成する負荷回路である。なお、８段ヒ
ステリシスコンパレータ102の動作特性を第３図に示
し、またスイッチング状態テーブル内蔵回路104に内蔵
しているスイッチング状態テーブルを第４図に示す。
流誤差検出器101に接続した多段（この例では８段）ヒ
ステリシスコンパレータ、103はこの８段ヒステリシス
コンパレータ102に接続したエンコーダ、104はこのエン
コーダ103に接続しかつスイッチング状態テーブルを内
蔵するスイッチング状態テーブル内蔵回路、105はこの
スイッチング状態テーブル内蔵回路104に接続したラッ
チ回路、106はエンコーダ103に接続した電圧指令変化検
出回路、107はこの電圧指令変化検出回路106とラッチ回
路105の間に接続した遅延回路、108はラッチ回路105に
接続しかつスイッチングテーブルを内蔵するスイッチン
グテーブル内蔵回路、109はこのスイッチングテーブル
内蔵回路108に接続しかつ第１図に示した４段直列多重
インバータ、110はこの４段直列多重インバータ109およ
び電流誤差検出器101に接続した電流検出器、111はこの
電流検出器110を介して４段直列多重インバータ109に接
続しかつ第１図のインダクタンス51、抵抗52および交流
電源53によって構成する負荷回路である。なお、８段ヒ
ステリシスコンパレータ102の動作特性を第３図に示
し、またスイッチング状態テーブル内蔵回路104に内蔵
しているスイッチング状態テーブルを第４図に示す。
電流誤差検出器101は電圧形多重PWMインバータの出力
電流基準信号ｉ＊と電流検出器110で検出した出力電流
ｉとの差電流ieを検出して８段ヒステリシスコンパレー
タ102に入力する。この８段ヒステリシスコンパレータ1
02は８個の図示しないヒステリシスコンパレータを内蔵
しており、第３図に示す差電流ieと電圧形多重PWMイン
バータの出力電圧基準信号ｅ＊との関係から定まる所定
のヒステリシスコンパレータ動作をする。すなわち、８
段ヒステリシスコンパレータ102は電圧形多重PWMインバ
ータの出力電流ｉに対応する電流信号ｉ′と出力電流基
準信号ｉ＊との偏差ieを、その偏差に応じた９段階の離
散的な出力電圧基準信号ｅ＊に変換する。
電流基準信号ｉ＊と電流検出器110で検出した出力電流
ｉとの差電流ieを検出して８段ヒステリシスコンパレー
タ102に入力する。この８段ヒステリシスコンパレータ1
02は８個の図示しないヒステリシスコンパレータを内蔵
しており、第３図に示す差電流ieと電圧形多重PWMイン
バータの出力電圧基準信号ｅ＊との関係から定まる所定
のヒステリシスコンパレータ動作をする。すなわち、８
段ヒステリシスコンパレータ102は電圧形多重PWMインバ
ータの出力電流ｉに対応する電流信号ｉ′と出力電流基
準信号ｉ＊との偏差ieを、その偏差に応じた９段階の離
散的な出力電圧基準信号ｅ＊に変換する。
８段ヒステリシスコンパレータ102を出力はエンコー
ダ103に入力してコード化し、出力電圧基準信号ｅ＊と
なる。スイッチング状態テーブル内蔵回路104は現在の
出力電圧eoと出力電圧基準信号ｅ＊を比較し、また後述
する切り換え点の位置に関する現在の情報を得て、次の
出力電圧基準信号en＝ｅ＊と次の切り換え点の位置の情
報とを第４図に従って出力する。ラッチ回路105はスイ
ッチング状態テーブル内蔵回路104の出力が入力されて
も、遅延回路107からクロック入力が到着するまでは出
力を発生しない発振防止形のものである。なお、クロッ
クは電圧指令変化検出回路106で出力電圧基準信号ｅ＊
の変化を検出し、かつ遅延回路107で所定時間遅延させ
ることによって得ている。
ダ103に入力してコード化し、出力電圧基準信号ｅ＊と
なる。スイッチング状態テーブル内蔵回路104は現在の
出力電圧eoと出力電圧基準信号ｅ＊を比較し、また後述
する切り換え点の位置に関する現在の情報を得て、次の
出力電圧基準信号en＝ｅ＊と次の切り換え点の位置の情
報とを第４図に従って出力する。ラッチ回路105はスイ
ッチング状態テーブル内蔵回路104の出力が入力されて
も、遅延回路107からクロック入力が到着するまでは出
力を発生しない発振防止形のものである。なお、クロッ
クは電圧指令変化検出回路106で出力電圧基準信号ｅ＊
の変化を検出し、かつ遅延回路107で所定時間遅延させ
ることによって得ている。
ラッチ回路105の出力である出力電圧基準信号ｅ＊に
対応する電圧信号eoおよび新しい切り換え点位置に関す
る情報をスイッチングテーブル内蔵回路108に入力する
とともにスイッチング状態テーブル内蔵回路104にフィ
ードバックしスイッチングテーブル内蔵回路104のため
の現在情報となる。スイッチングテーブル内蔵回路108
はラッチ回路105の出力を得て単位インバータの個々の
スイッチの切り換え指令を生成する。
対応する電圧信号eoおよび新しい切り換え点位置に関す
る情報をスイッチングテーブル内蔵回路108に入力する
とともにスイッチング状態テーブル内蔵回路104にフィ
ードバックしスイッチングテーブル内蔵回路104のため
の現在情報となる。スイッチングテーブル内蔵回路108
はラッチ回路105の出力を得て単位インバータの個々の
スイッチの切り換え指令を生成する。
ここで、前述の切り換え点情報とは、多重PWMインバ
ータの個々のスイッチのスイッチング頻度を均等化する
ためのもので、第５図における（Ｐ＋）および（Ｐ−）
に関するものである。
ータの個々のスイッチのスイッチング頻度を均等化する
ためのもので、第５図における（Ｐ＋）および（Ｐ−）
に関するものである。
第５図において、S1〜S8は８個のスイッチ12、13、2
2、23、32、33、42、43のそれぞれスイッチング関数を
表している。第５図（ａ）に示す状態は式（１）から電
圧多重PWMインバータの出力として−Ｅが得られる。こ
こで（Ｐ−）の位置が時計方向にスイッチ１個分動けば
S1＝−１、また（Ｐ＋）の位置が時計方向にスイッチ１
個分動けばS4＝１となり、前者のときは電圧多重PWMイ
ンバータの出力電圧は−2E、後者の場合はゼロとなる。
第５図（ｂ）は後者の状態を示している。（Ｐ＋）およ
び（Ｐ−）を時計方向に動かすものとし、第５図（ａ）
の状態においてSn＝１のスイッチではS1、S2、S3の順に
Sn＝−１からの切り換えが、Sn＝−１のスイッチでは
S4、S5、S6、S7、S8の順にSn＝１からの切り換えが行わ
れたものとすると、（Ｐ＋）および（Ｐ−）の移動で、
常に切り換え間隔が最も大きくなるスイッチについて切
り換えが行われることになり、各スイッチの切り換え頻
度が均等化される。
2、23、32、33、42、43のそれぞれスイッチング関数を
表している。第５図（ａ）に示す状態は式（１）から電
圧多重PWMインバータの出力として−Ｅが得られる。こ
こで（Ｐ−）の位置が時計方向にスイッチ１個分動けば
S1＝−１、また（Ｐ＋）の位置が時計方向にスイッチ１
個分動けばS4＝１となり、前者のときは電圧多重PWMイ
ンバータの出力電圧は−2E、後者の場合はゼロとなる。
第５図（ｂ）は後者の状態を示している。（Ｐ＋）およ
び（Ｐ−）を時計方向に動かすものとし、第５図（ａ）
の状態においてSn＝１のスイッチではS1、S2、S3の順に
Sn＝−１からの切り換えが、Sn＝−１のスイッチでは
S4、S5、S6、S7、S8の順にSn＝１からの切り換えが行わ
れたものとすると、（Ｐ＋）および（Ｐ−）の移動で、
常に切り換え間隔が最も大きくなるスイッチについて切
り換えが行われることになり、各スイッチの切り換え頻
度が均等化される。
以上説明したとおり、この発明によれば、単位インバ
ータの接続段数に応じた段数を有し、電圧形多重PWMイ
ンバータの出力電流と出力電流基準信号との偏差を、こ
の偏差に応じた多段階の離散的な出力電圧基準信号に変
換する多段ヒステリシスコンパレータと、電圧形多重PW
Mインバータを構成する各スイッチング素子をスイッチ
ングさせる順序を示すスイッチング状態テーブルと各ス
イッチング素子のうち最近動作したもののスイッチング
状態テーブル上での位置を示す切り換え点位置情報を記
憶するとともに、現時点における電圧形多重PWMインバ
ータ出力電圧と出力電圧基準信号との偏差に応じて切り
換え点位置情報を更新するスイッチング状態テーブル内
蔵回路と、更新後の切り換え点位置情報に応じて、各ス
イッチング素子にオンオフ指令を与えるスイッチングテ
ーブル内蔵回路とを備えたので、多段ヒステリシスコン
パレータの機能によって出力電流と出力電流基準信号と
の偏差を、この偏差に応じた多段階の離散的な出力電圧
基準信号に変換することによって、電圧形多重PWMイン
バータを線形増幅器として動作させることができ、また
各スイッチング素子をスイッチングさせる順序を示すス
イッチング状態テーブルと各スイッチング素子のうち最
近動作したもののスイッチング状態テーブル上での位置
を示す切り換え点位置情報スイッチングテーブルを用い
ることによって各スイッチング素子のスイッチング頻度
を均等化することができる。
ータの接続段数に応じた段数を有し、電圧形多重PWMイ
ンバータの出力電流と出力電流基準信号との偏差を、こ
の偏差に応じた多段階の離散的な出力電圧基準信号に変
換する多段ヒステリシスコンパレータと、電圧形多重PW
Mインバータを構成する各スイッチング素子をスイッチ
ングさせる順序を示すスイッチング状態テーブルと各ス
イッチング素子のうち最近動作したもののスイッチング
状態テーブル上での位置を示す切り換え点位置情報を記
憶するとともに、現時点における電圧形多重PWMインバ
ータ出力電圧と出力電圧基準信号との偏差に応じて切り
換え点位置情報を更新するスイッチング状態テーブル内
蔵回路と、更新後の切り換え点位置情報に応じて、各ス
イッチング素子にオンオフ指令を与えるスイッチングテ
ーブル内蔵回路とを備えたので、多段ヒステリシスコン
パレータの機能によって出力電流と出力電流基準信号と
の偏差を、この偏差に応じた多段階の離散的な出力電圧
基準信号に変換することによって、電圧形多重PWMイン
バータを線形増幅器として動作させることができ、また
各スイッチング素子をスイッチングさせる順序を示すス
イッチング状態テーブルと各スイッチング素子のうち最
近動作したもののスイッチング状態テーブル上での位置
を示す切り換え点位置情報スイッチングテーブルを用い
ることによって各スイッチング素子のスイッチング頻度
を均等化することができる。
第１図はこの発明の一実施例の主回路構成図、第２図は
第１図に示した実施例の主回路および制御回路を含むシ
ステム構成図、第３図は多段ヒステリシスコンパレータ
の動作特性図、第４図は制御回路のスイッチング状態テ
ーブルの説明図、第５図はインバータのスイッチ動作説
明図、第６図は従来の電圧多重PWMインバータの構成
図、第７図は従来の電圧多重PWMインバータのスイッチ
制御信号とそれに対応するインバータ出力電圧の波形図
である。 １、２、３、４は単位インバータ、11、21、31、41は直
流電源、12、13、22、23、32、33、42、43は単位インバ
ータのスイッチ要素、51はインダクタンス、52は抵抗、
53は交流電源、101は電流誤差検出器、102は８段ヒステ
リシスコンパレータ、103はエンコーダ、104はスイッチ
ング状態テーブル内蔵回路、105はラッチ回路、106は電
圧指令変化検出回路、107は遅延回路、108はスイッチン
グテーブル内蔵回路、109は４段直列多重インバータ、1
10は電流検出器、111は負荷回路である。 なお、図中同一符号は同一または相当部分を示す。
第１図に示した実施例の主回路および制御回路を含むシ
ステム構成図、第３図は多段ヒステリシスコンパレータ
の動作特性図、第４図は制御回路のスイッチング状態テ
ーブルの説明図、第５図はインバータのスイッチ動作説
明図、第６図は従来の電圧多重PWMインバータの構成
図、第７図は従来の電圧多重PWMインバータのスイッチ
制御信号とそれに対応するインバータ出力電圧の波形図
である。 １、２、３、４は単位インバータ、11、21、31、41は直
流電源、12、13、22、23、32、33、42、43は単位インバ
ータのスイッチ要素、51はインダクタンス、52は抵抗、
53は交流電源、101は電流誤差検出器、102は８段ヒステ
リシスコンパレータ、103はエンコーダ、104はスイッチ
ング状態テーブル内蔵回路、105はラッチ回路、106は電
圧指令変化検出回路、107は遅延回路、108はスイッチン
グテーブル内蔵回路、109は４段直列多重インバータ、1
10は電流検出器、111は負荷回路である。 なお、図中同一符号は同一または相当部分を示す。
Claims (1)
- 【請求項１】単相ブリッジ接続の電圧形PWMインバータ
を単位インバータとし、この単位インバータを複数個直
列接続して構成した電圧形多重PWMインバータにおい
て、 前記単位インバータの接続段数に応じた段数を有し、前
記電圧形多重PWMインバータの出力電流と出力電流基準
信号との偏差を、前記偏差に応じた多段階の離散的な出
力電圧基準信号に変換する多段ヒステリシスコンパレー
タと、 前記電圧形多重PWMインバータを構成する各スイッチン
グ素子をスイッチングさせる順序を示すスイッチング状
態テーブルと前記各スイッチング素子のうち最近動作し
たものの前記スイッチング状態テーブル上での位置を示
す切り換え点位置情報を記憶するとともに、現時点にお
ける前記電圧形多重PWMインバータ出力電圧と前記出力
電圧基準信号との偏差に応じて前記切り換え点位置情報
を更新するスイッチング状態テーブル内蔵回路と、 前記更新後の切り換え点位置情報に応じて、前記各スイ
ッチング素子にオンオフ指令を与えるスイッチングテー
ブル内蔵回路と を備えたことを特徴とする電圧形多重PWMインバータ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61051939A JP2558631B2 (ja) | 1986-03-10 | 1986-03-10 | 電圧形多重ｐｗｍインバ−タ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61051939A JP2558631B2 (ja) | 1986-03-10 | 1986-03-10 | 電圧形多重ｐｗｍインバ−タ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62210867A JPS62210867A (ja) | 1987-09-16 |
| JP2558631B2 true JP2558631B2 (ja) | 1996-11-27 |
Family
ID=12900833
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61051939A Expired - Lifetime JP2558631B2 (ja) | 1986-03-10 | 1986-03-10 | 電圧形多重ｐｗｍインバ−タ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2558631B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101491658B1 (ko) * | 2013-04-25 | 2015-02-09 | 주식회사 피에스텍 | 스위칭 증폭기 장치 및 그 제어 방법 |
| KR101380079B1 (ko) | 2013-05-28 | 2014-04-01 | 연세대학교 산학협력단 | 멀티레벨 컨버터의 제어방법 |
-
1986
- 1986-03-10 JP JP61051939A patent/JP2558631B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS62210867A (ja) | 1987-09-16 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |