JPH0569233B2 - - Google Patents
Info
- Publication number
- JPH0569233B2 JPH0569233B2 JP60133661A JP13366185A JPH0569233B2 JP H0569233 B2 JPH0569233 B2 JP H0569233B2 JP 60133661 A JP60133661 A JP 60133661A JP 13366185 A JP13366185 A JP 13366185A JP H0569233 B2 JPH0569233 B2 JP H0569233B2
- Authority
- JP
- Japan
- Prior art keywords
- width
- character
- full
- code
- character code
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
- 238000006243 chemical reaction Methods 0.000 claims description 7
- 238000001514 detection method Methods 0.000 description 3
- 238000010586 diagram Methods 0.000 description 1
- 238000004904 shortening Methods 0.000 description 1
Landscapes
- Controls And Circuits For Display Device (AREA)
Description
【発明の詳細な説明】
技術分野
本発明は文字表示装置、特に半角文字と全角文
字とが同一表示部に表示される文字表示装置に関
する。
字とが同一表示部に表示される文字表示装置に関
する。
従来技術
従来のこの種の文字表示装置においては、文字
コードメモリの出力は文字コードレジスタに保持
されたのち、半角用キヤラクタジエネレータおよ
び全角用キヤラクタジエネレータに同じコードが
入力されていた。したがつて、パラレルシリアル
変換回路のデータロードのタイミングは、半角文
字データあつても全角文字データであつても同一
であつた。
コードメモリの出力は文字コードレジスタに保持
されたのち、半角用キヤラクタジエネレータおよ
び全角用キヤラクタジエネレータに同じコードが
入力されていた。したがつて、パラレルシリアル
変換回路のデータロードのタイミングは、半角文
字データあつても全角文字データであつても同一
であつた。
すなわち、全角文字の表示される時間は半角文
字の２倍であるのに、キヤラクタジエネレータ用
のROM（読出し専用メモリ）のアクセス時間は
半角用のものと等しいものが要求されていた。し
かし全角文字用のキヤラクタジエネレータ用の
ROMは大容量であり、半角用のROMに比較し
てアクセスタイムが長くなつている。したがつ
て、半角文字のレベル表示品位を保つて全角文字
を表示するには、半角用ROMと同程度のアクセ
スタイムが必要であつた。
字の２倍であるのに、キヤラクタジエネレータ用
のROM（読出し専用メモリ）のアクセス時間は
半角用のものと等しいものが要求されていた。し
かし全角文字用のキヤラクタジエネレータ用の
ROMは大容量であり、半角用のROMに比較し
てアクセスタイムが長くなつている。したがつ
て、半角文字のレベル表示品位を保つて全角文字
を表示するには、半角用ROMと同程度のアクセ
スタイムが必要であつた。
発明の目的
したがつて本発明の目的は、半角文字の表示品
位を保つて全角文字を表示でき、全角文字用キヤ
ラクタジエネレータROMのアクセスタイムを短
かくする必要のない文字表示装置を提供すること
である。
位を保つて全角文字を表示でき、全角文字用キヤ
ラクタジエネレータROMのアクセスタイムを短
かくする必要のない文字表示装置を提供すること
である。
発明の構成
本発明によれば、表示すべき文字コードを格納
する文字コードメモリと、前記文字コードメモリ
の出力コードを保持する二段継続構成のレジスタ
回路と、前記文字コードの時間関係を調整するラ
ツチ回路と、前記レジスタ回路及びラツチ回路の
出力コードを択一的に文字パターンに変換する文
字パターン発生回路と、前記文字パターンをシリ
アルデータに変換するパラレルシリアル変換回路
と、前記シリアルデータを用いて文字を表示する
表示部とを有することを特徴とする文字表示装置
が得られる。
する文字コードメモリと、前記文字コードメモリ
の出力コードを保持する二段継続構成のレジスタ
回路と、前記文字コードの時間関係を調整するラ
ツチ回路と、前記レジスタ回路及びラツチ回路の
出力コードを択一的に文字パターンに変換する文
字パターン発生回路と、前記文字パターンをシリ
アルデータに変換するパラレルシリアル変換回路
と、前記シリアルデータを用いて文字を表示する
表示部とを有することを特徴とする文字表示装置
が得られる。
実施例
次に、本発明の一実施例を示した図面を参照し
て、本発明をより詳細に説明する。
て、本発明をより詳細に説明する。
第１図を参照すると、本発明の一実施例におい
ては、文字コードメモリ２は、文字コードメモリ
制御部１により順次アクセスされることにより文
字コード１０２を出力し、文字コードレジスタ３
に格納する。２段目の半角専用の文字コードレジ
スタ４には、文字コードレジスタ３の出力文字コ
ード１０３が半角の文字サイクル遅れで格納され
る。
ては、文字コードメモリ２は、文字コードメモリ
制御部１により順次アクセスされることにより文
字コード１０２を出力し、文字コードレジスタ３
に格納する。２段目の半角専用の文字コードレジ
スタ４には、文字コードレジスタ３の出力文字コ
ード１０３が半角の文字サイクル遅れで格納され
る。
全角用の文字コードラツチ５には、文字コード
レジスタ３の出力文字コード１０３が全角の文字
コードの場合はスルーで伝達され、次の半角のサ
イクルは全角の文字コードを保持している。ラツ
チ回路５を制御する信号１０６を全角半角検出回
路６により出力している。また検出回路６では半
角用キヤラクタジエネレータ７の出力イネーブル
信号１０７も作られている。全角用キヤラクタジ
エネレータ８の出力制御信号はイネーブル信号１
０７を反転させたものを用い、文字パターンのパ
ラレルデータ１０９として、半角用および全角用
キヤラクタジエネレータ７および８の出力が排他
的に選択される様になつている。
レジスタ３の出力文字コード１０３が全角の文字
コードの場合はスルーで伝達され、次の半角のサ
イクルは全角の文字コードを保持している。ラツ
チ回路５を制御する信号１０６を全角半角検出回
路６により出力している。また検出回路６では半
角用キヤラクタジエネレータ７の出力イネーブル
信号１０７も作られている。全角用キヤラクタジ
エネレータ８の出力制御信号はイネーブル信号１
０７を反転させたものを用い、文字パターンのパ
ラレルデータ１０９として、半角用および全角用
キヤラクタジエネレータ７および８の出力が排他
的に選択される様になつている。
パラレルデータ１０９はパラレルシリアル変換
回路９でシリアルデータ１１０に変換される。パ
ラレルデータをこの変換回路９にロードするタイ
ミング１０８は検出回路６で作られている。シリ
アルデータ１１０は同期信号１１１とともに表示
部１０に供給され表示される。
回路９でシリアルデータ１１０に変換される。パ
ラレルデータをこの変換回路９にロードするタイ
ミング１０８は検出回路６で作られている。シリ
アルデータ１１０は同期信号１１１とともに表示
部１０に供給され表示される。
次にこの実施例の動作をタイミングチヤートを
示した第２図を参照して説明する。
示した第２図を参照して説明する。
文字コード１０３は文字コード１０２に対して
半角分遅れており、かつ全角用文字コード１０５
は文字コード１０２と同相で全角の文字コードが
現れる。このことは、全角文字用キヤラクタジエ
ネレータ８は半角文字用キヤラクタジエネレータ
７よりも半角分の時間早く文字コードが入力され
ていることを意味する。すなわち、半角文字用キ
ヤラクタジエネレータ７のアクセスタイムよりも
全角文字用キヤラクタジエネレータのそれが遅く
てもその差が半角分の表示時間内であれば、文字
パターンをパラレルシリアル変換回路９にロード
できることとなる。
半角分遅れており、かつ全角用文字コード１０５
は文字コード１０２と同相で全角の文字コードが
現れる。このことは、全角文字用キヤラクタジエ
ネレータ８は半角文字用キヤラクタジエネレータ
７よりも半角分の時間早く文字コードが入力され
ていることを意味する。すなわち、半角文字用キ
ヤラクタジエネレータ７のアクセスタイムよりも
全角文字用キヤラクタジエネレータのそれが遅く
てもその差が半角分の表示時間内であれば、文字
パターンをパラレルシリアル変換回路９にロード
できることとなる。
尚、第２図においてＡ０〜Ａ１１はアドレス、
Ｃ−３，Ｃ−２，Ｃ１，Ｃ３，Ｃ６は全角の文字
コード、Ｃ０，Ｃ５は半角文字コード、Ｃ−１，
Ｃ２，Ｃ４，Ｃ７，Ｃ９はダミーコードを夫々示
している。
Ｃ−３，Ｃ−２，Ｃ１，Ｃ３，Ｃ６は全角の文字
コード、Ｃ０，Ｃ５は半角文字コード、Ｃ−１，
Ｃ２，Ｃ４，Ｃ７，Ｃ９はダミーコードを夫々示
している。
このように本発明によれば、全角文字用キヤラ
クタジエネレータが半角文字用キヤラクタジエネ
レータに比較して遅い場合でも、半角用のアクセ
スタイムの２倍以内であれば、速い半角のキヤラ
クタジエネレータのアクセスタイムに従つて回路
を構築することを可能にするものである。
クタジエネレータが半角文字用キヤラクタジエネ
レータに比較して遅い場合でも、半角用のアクセ
スタイムの２倍以内であれば、速い半角のキヤラ
クタジエネレータのアクセスタイムに従つて回路
を構築することを可能にするものである。
発明の効果
以上説明したように、本発明においては、文字
コードレジスタを半角用に２段設け、全角用には
ラツチ回路を設けることにより、全角用キヤラク
タジエネレータのアクセスタイムが半角表示周期
よりも遅くても、それが半角表示周期の２倍以内
であれば全角用の文字を表示クロツクを遅くする
ことなく表示できる効果がある。
コードレジスタを半角用に２段設け、全角用には
ラツチ回路を設けることにより、全角用キヤラク
タジエネレータのアクセスタイムが半角表示周期
よりも遅くても、それが半角表示周期の２倍以内
であれば全角用の文字を表示クロツクを遅くする
ことなく表示できる効果がある。
第１図は本発明の一実施例のブロツク図、第２
図は第１図に示した実施例の各部のタイミングチ
ヤートである。 主要部分の符号の説明、２……文字コードメモ
リ、３……文字コードレジスタ、４……半角文字
コードレジスタ、５……全角文字コードラツチ。
図は第１図に示した実施例の各部のタイミングチ
ヤートである。 主要部分の符号の説明、２……文字コードメモ
リ、３……文字コードレジスタ、４……半角文字
コードレジスタ、５……全角文字コードラツチ。
Claims (1)
- １ 表示すべき文字コードを格納する文字コード
メモリ２と、前記文字コードメモリ２の出力コー
ドを半角文字サイクル毎に保持するレジスタ３
と、前記レジスタ３の出力コードを半角文字サイ
クル毎に保持する第２のレジスタ４と、前記レジ
スタ３の出力コードが全角文字コードの場合は、
前半の半角文字サイクルでこの全角文字コードを
直接伝達しそれに続く半角文字サイクルで当該全
角文字コードを保持する全角文字コード時間調整
用ラツチ回路５と、前記レジスタ４の出力を半角
文字パターンに変換する半角文字用キラクタゼネ
レータ７と、前記ラツチ回路５の出力を全角文字
パターンに変換する全角文字用キヤラクタゼネレ
ータ８と、前記半角文字パターン及び全角文字パ
ターンをシリアルデータに変換するパラレルシリ
アル変換回路９と、前記シリアルデータを用いて
文字を表示する表示部１０とを含むことを特徴と
する文字表示装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60133661A JPS61292187A (ja) | 1985-06-19 | 1985-06-19 | 文字表示装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60133661A JPS61292187A (ja) | 1985-06-19 | 1985-06-19 | 文字表示装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61292187A JPS61292187A (ja) | 1986-12-22 |
| JPH0569233B2 true JPH0569233B2 (ja) | 1993-09-30 |
Family
ID=15109974
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60133661A Granted JPS61292187A (ja) | 1985-06-19 | 1985-06-19 | 文字表示装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61292187A (ja) |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5724988A (en) * | 1980-07-23 | 1982-02-09 | Fujitsu Ltd | Display control system |
| JPS5760379A (en) * | 1980-09-29 | 1982-04-12 | Casio Computer Co Ltd | Character position control system |
| JPS57142687A (en) * | 1981-02-27 | 1982-09-03 | Casio Computer Co Ltd | Crt display unit |
| JPS5930587A (ja) * | 1982-08-13 | 1984-02-18 | 日本電気株式会社 | Ｃｒｔ表示装置 |
-
1985
- 1985-06-19 JP JP60133661A patent/JPS61292187A/ja active Granted
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5724988A (en) * | 1980-07-23 | 1982-02-09 | Fujitsu Ltd | Display control system |
| JPS5760379A (en) * | 1980-09-29 | 1982-04-12 | Casio Computer Co Ltd | Character position control system |
| JPS57142687A (en) * | 1981-02-27 | 1982-09-03 | Casio Computer Co Ltd | Crt display unit |
| JPS5930587A (ja) * | 1982-08-13 | 1984-02-18 | 日本電気株式会社 | Ｃｒｔ表示装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS61292187A (ja) | 1986-12-22 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| WO1989005488A3 (en) | A memory system | |
| JPS5580164A (en) | Main memory constitution control system | |
| JPH0480350B2 (ja) | ||
| EP0845768A3 (en) | A waveform generator with a read only memory and a matrix display using the same | |
| KR970002647A (ko) | 고속 동기형 마스크 롬 | |
| JPH0569233B2 (ja) | ||
| JPH0134383B2 (ja) | ||
| JP2824518B2 (ja) | パラレル／シリアル変換回路 | |
| JP3013011B2 (ja) | バッファ回路 | |
| JPS6283678A (ja) | 試験パタ−ン発生器 | |
| JPS6225784A (ja) | 文字表示装置 | |
| JPS648337B2 (ja) | ||
| JP2001282186A (ja) | Ｌｅｄ表示装置 | |
| JPS63155190U (ja) | ||
| JPS602667B2 (ja) | 表示方式 | |
| JPH0344696A (ja) | 表示装置 | |
| KR850003590A (ko) | 가변글자 발생장치 | |
| JPS57157165A (en) | Pattern generator | |
| JPH09113587A (ja) | 半導体試験装置 | |
| JPS61220042A (ja) | メモリアクセス制御方式 | |
| JPS6330945A (ja) | メモリアクセス同期化回路 | |
| JPH06109812A (ja) | タイミング発生装置 | |
| JPS54139428A (en) | Picture element data generation circuit | |
| JPH06275072A (ja) | 半導体記憶装置 | |
| JPH038388U (ja) |