JPH056921A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPH056921A JPH056921A JP15796091A JP15796091A JPH056921A JP H056921 A JPH056921 A JP H056921A JP 15796091 A JP15796091 A JP 15796091A JP 15796091 A JP15796091 A JP 15796091A JP H056921 A JPH056921 A JP H056921A
- Authority
- JP
- Japan
- Prior art keywords
- semiconductor chip
- wiring
- wiring pattern
- wiring board
- semiconductor device
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Withdrawn
Links
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
- H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
- H01L2224/161—Disposition
- H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
- H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
- H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
- H01L2224/321—Disposition
- H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
- H01L2224/732—Location after the connecting process
- H01L2224/73201—Location after the connecting process on the same surface
- H01L2224/73203—Bump and layer connectors
- H01L2224/73204—Bump and layer connectors the bump connector being embedded into the layer connector
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
- H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
- H01L2224/831—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector the layer connector being supplied to the parts to be connected in the bonding apparatus
- H01L2224/83101—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector the layer connector being supplied to the parts to be connected in the bonding apparatus as prepeg comprising a layer connector, e.g. provided in an insulating plate member
Landscapes
- Wire Bonding (AREA)
Abstract
(57)【要約】
【目的】半導体チップのフェースダウンによる配線基板
への接続を電気的にも安定な状態で実現する。 【構成】半導体チップ15内の回路に接続したアルミパ
ッド16との配線基板11に固定した電極パッド14を
接続する。電極パッド14は内側に引き込んだのち、ス
ルーホール17を介して絶縁基板11の反対面の配線パ
ターン20に接続する。配線パターン20はスルーホー
ル21を介して配線パターン12に接続する。
への接続を電気的にも安定な状態で実現する。 【構成】半導体チップ15内の回路に接続したアルミパ
ッド16との配線基板11に固定した電極パッド14を
接続する。電極パッド14は内側に引き込んだのち、ス
ルーホール17を介して絶縁基板11の反対面の配線パ
ターン20に接続する。配線パターン20はスルーホー
ル21を介して配線パターン12に接続する。
Description
【0001】
【産業上の利用分野】この発明は、半導体チップを配線
基板に接続するにあたり、とくに半導体チップをフェー
スダウンして配線基板上の配線に直接接続する半導体装
置に関する。
基板に接続するにあたり、とくに半導体チップをフェー
スダウンして配線基板上の配線に直接接続する半導体装
置に関する。
【0002】
【従来の技術】従来、半導体チップを絶縁基板上の配線
にフェースダウンで直接接続する手段としては、図3
(a),(b)に示すようにアルミナあるいはガラスエ
ポキシなどの絶縁基板1上に導電性の配線パターン2を
固着して配線基板3を形成する。半導体チップ4の接続
用の電極となるアルミパッド5と配線パターン2の所望
位置に形成した電極ランド部は、互いに向き合うように
フェースダウンマウントする。
にフェースダウンで直接接続する手段としては、図3
(a),(b)に示すようにアルミナあるいはガラスエ
ポキシなどの絶縁基板1上に導電性の配線パターン2を
固着して配線基板3を形成する。半導体チップ4の接続
用の電極となるアルミパッド5と配線パターン2の所望
位置に形成した電極ランド部は、互いに向き合うように
フェースダウンマウントする。
【0003】半導体チップ4と配線基板3との間には、
たとえば熱硬化性の接着剤フィルムの中にニッケルなど
の金属粒子が非導電状態で分散している異方性導電膜6
を介在し、半導体チップ4を熱圧着することにより、半
導体チップ4のアルミパッド5と配線パターン2との間
で導通現象が生じるとともに接着剤により接合を行うも
のである。このことは特開昭60−180132号公報
に詳しく述べられている。図4は図3のアルミパッド5
と配線パターン2との接合部を拡大した断面図を示した
ものである。異方性導電膜6の金属粒子7はアルミパッ
ド5と配線パターン2が対向する位置には接合時に押圧
がかかり、互いが電気的に繋がり合うことにより、この
部分のみが導電性を有ることになる。この同じ状態が半
導体チップ4のエッジ部4aと配線パターン2の間でも
発生し、不所望な箇所同志が導通する危険性がある。こ
れは半導体チップ4のエッジ部4aの絶縁バッシベーシ
ョン膜がダイシング時に欠落し電気的に導通状態となる
可能性があることによる。
たとえば熱硬化性の接着剤フィルムの中にニッケルなど
の金属粒子が非導電状態で分散している異方性導電膜6
を介在し、半導体チップ4を熱圧着することにより、半
導体チップ4のアルミパッド5と配線パターン2との間
で導通現象が生じるとともに接着剤により接合を行うも
のである。このことは特開昭60−180132号公報
に詳しく述べられている。図4は図3のアルミパッド5
と配線パターン2との接合部を拡大した断面図を示した
ものである。異方性導電膜6の金属粒子7はアルミパッ
ド5と配線パターン2が対向する位置には接合時に押圧
がかかり、互いが電気的に繋がり合うことにより、この
部分のみが導電性を有ることになる。この同じ状態が半
導体チップ4のエッジ部4aと配線パターン2の間でも
発生し、不所望な箇所同志が導通する危険性がある。こ
れは半導体チップ4のエッジ部4aの絶縁バッシベーシ
ョン膜がダイシング時に欠落し電気的に導通状態となる
可能性があることによる。
【0004】上記エッジショートを防ぐため、一般的に
は、半導体チップ4のアルミパッド5上あるいは配線パ
ターン2の所定の接続パッド上にメッキ法などにより金
属突起(バンプ)を形成する考え方がある。バンプを形
成するには複雑なメッキプロセスを必要とするため、コ
スト高になる。
は、半導体チップ4のアルミパッド5上あるいは配線パ
ターン2の所定の接続パッド上にメッキ法などにより金
属突起(バンプ)を形成する考え方がある。バンプを形
成するには複雑なメッキプロセスを必要とするため、コ
スト高になる。
【0005】また、異方性導電膜6の中に分散した金属
粒子7をアルミパッド5と同ーの位置のみ配置すること
も考えられるが、技術的に難しく、仮にできたとしても
異方性導電膜6を製造するための工程が増えてやはりコ
スト高になる。
粒子7をアルミパッド5と同ーの位置のみ配置すること
も考えられるが、技術的に難しく、仮にできたとしても
異方性導電膜6を製造するための工程が増えてやはりコ
スト高になる。
【0006】
【発明が解決しようとする課題】上記したように、異方
性導電膜を介して半導体チップをフェースダウン接続す
るにあたりアルミパッドあるいは配線パターンに、バン
プを形成しないで接続するときには、エッジタッチなど
による接続不良が発生しやすくなるばかりか、バンプを
形成したときにはエッジショートの問題はなくなるもの
の、バンプ形成にコストがかかる欠点があった。
性導電膜を介して半導体チップをフェースダウン接続す
るにあたりアルミパッドあるいは配線パターンに、バン
プを形成しないで接続するときには、エッジタッチなど
による接続不良が発生しやすくなるばかりか、バンプを
形成したときにはエッジショートの問題はなくなるもの
の、バンプ形成にコストがかかる欠点があった。
【0007】この発明はコストを上げることなく、電気
的にも安定なフェースダウンによる半導体チップの接続
を実現する半導体装置を提供するものである。
的にも安定なフェースダウンによる半導体チップの接続
を実現する半導体装置を提供するものである。
【0008】
【課題を解決するための手段】この発明は半導体チップ
をフェースダウンにより、異方性導電膜を介して配線基
板に接続するにあたり、半導体チップのアルミパッド部
あるいは配線基板の電極パッド部にバンプを形成せず
に、エッジタッチの問題を解決するもので、その構成は
配線基板の所定の電極パッド部から配線パターンを引き
出すとき、すべての配線または接地線などのー部の配線
を除く配線をすべて一度内側に引き出してから、スルー
ホールなどを通して外側に引き出すようにした。
をフェースダウンにより、異方性導電膜を介して配線基
板に接続するにあたり、半導体チップのアルミパッド部
あるいは配線基板の電極パッド部にバンプを形成せず
に、エッジタッチの問題を解決するもので、その構成は
配線基板の所定の電極パッド部から配線パターンを引き
出すとき、すべての配線または接地線などのー部の配線
を除く配線をすべて一度内側に引き出してから、スルー
ホールなどを通して外側に引き出すようにした。
【0009】
【作用】上記手段により、半導体チップのエッジ部の下
には配線パターンがないことから、エッジタッチによる
電気的な不良の発生を防止できるばかりでなく、バンプ
を不要とする構成のためにコストが上昇することもな
い。
には配線パターンがないことから、エッジタッチによる
電気的な不良の発生を防止できるばかりでなく、バンプ
を不要とする構成のためにコストが上昇することもな
い。
【0010】
【実施例】以下、この発明の実施例につき図面を参照し
て詳細に説明する。図1はこの発明のー実施例を示すも
のである。図1において、アルミナあるいはガラスエポ
キシなどの絶縁基板11上に導電性の配線パターン12
を固着して配線基板13を形成する。半導体チップ15
の接続用の電極となるアルミパッド16と配線パターン
12の所定位置に形成した電極ランド部14は互いに向
き合うようにフェースダウンでマウントする。
て詳細に説明する。図1はこの発明のー実施例を示すも
のである。図1において、アルミナあるいはガラスエポ
キシなどの絶縁基板11上に導電性の配線パターン12
を固着して配線基板13を形成する。半導体チップ15
の接続用の電極となるアルミパッド16と配線パターン
12の所定位置に形成した電極ランド部14は互いに向
き合うようにフェースダウンでマウントする。
【0011】電極ランド部14と配線パターン12の電
気的接続は、まずスルーホール17を通して配線基板1
3の反対面の配線パターン20に接続し、次にスルーホ
ール21を介して再び配線パターン12に接続すること
により行う。半導体チップ15のマウントされる面にお
いて、特に半導体チップ15のマウントされる電極ラン
ド部14の周囲は、たとえば0.5mm 前後の範囲で配線パ
ターン12を一切引き回さないように、全体の配線パタ
ーン12を形成する。
気的接続は、まずスルーホール17を通して配線基板1
3の反対面の配線パターン20に接続し、次にスルーホ
ール21を介して再び配線パターン12に接続すること
により行う。半導体チップ15のマウントされる面にお
いて、特に半導体チップ15のマウントされる電極ラン
ド部14の周囲は、たとえば0.5mm 前後の範囲で配線パ
ターン12を一切引き回さないように、全体の配線パタ
ーン12を形成する。
【0012】ただし、半導体チップ15内の接地線およ
び/または電源がチップ15のシリコン基板に接続され
ているタイプの接地線(電源)に接続されたアルミパッ
ド16は電極ランド部14を配線パターン12に直接接
続しても差支えない。半導体チップ15のフェースダウ
ンによる配線基板13への接続は、たとえば熱硬化性の
30μm 厚程度の接着剤フィルム18の中にニッケルなど
の金属粒子19を非導電状態で分散している異方性導電
膜20を介在し、約150℃、10〜30kg/cm2 、約10sec
の条件で熱圧着を行う。これにより、異方性導電膜20
はアルミパッド16と電極ランド部14が対向するの厚
み方向のみに導電性を持って接着できる。 以上のこと
から、半導体チップ15のアルミパッド16上にエッジ
タッチ防止用のバンプを形成して配線基板13との間隔
を開けなくとも、半導体チップ15のエッジ15aの下
のは配線パターンは撤去できる。このためエッジタッチ
を防止でき、電気的に良好な半導体チップ15と配線基
板13の接続関係を実現することができる。
び/または電源がチップ15のシリコン基板に接続され
ているタイプの接地線(電源)に接続されたアルミパッ
ド16は電極ランド部14を配線パターン12に直接接
続しても差支えない。半導体チップ15のフェースダウ
ンによる配線基板13への接続は、たとえば熱硬化性の
30μm 厚程度の接着剤フィルム18の中にニッケルなど
の金属粒子19を非導電状態で分散している異方性導電
膜20を介在し、約150℃、10〜30kg/cm2 、約10sec
の条件で熱圧着を行う。これにより、異方性導電膜20
はアルミパッド16と電極ランド部14が対向するの厚
み方向のみに導電性を持って接着できる。 以上のこと
から、半導体チップ15のアルミパッド16上にエッジ
タッチ防止用のバンプを形成して配線基板13との間隔
を開けなくとも、半導体チップ15のエッジ15aの下
のは配線パターンは撤去できる。このためエッジタッチ
を防止でき、電気的に良好な半導体チップ15と配線基
板13の接続関係を実現することができる。
【0013】なお、上記した実施例では配線基板とし
て、貫通スルーホールを有する両面基板を用いたが、こ
れに限らず少なくとも3層の多層基板を用いビアホール
を通して配線パターンから外側に配線を引き出してもよ
い。
て、貫通スルーホールを有する両面基板を用いたが、こ
れに限らず少なくとも3層の多層基板を用いビアホール
を通して配線パターンから外側に配線を引き出してもよ
い。
【0014】
【発明の効果】以上記載したように、この発明の半導体
装置によれば、半導体チップのアルミ電極パッドにバン
プを形成することなく、安価でかつ電気的な特性が良好
な半導体チップのフェースダウンによる接続を実現でき
る。
装置によれば、半導体チップのアルミ電極パッドにバン
プを形成することなく、安価でかつ電気的な特性が良好
な半導体チップのフェースダウンによる接続を実現でき
る。
【図1】この発明のー実施例を示す断面図である。
【図2】図1の要部を拡大した断面図である。
【図3】従来の断面図である。
【図4】図3の要部を拡大した断面図である。
12………配線パターン
13………配線基板
14………電極パッド部
15………半導体チップ
17………スルーホール
Claims (3)
- 【請求項1】 配線基板上へ直接半導体チップを、前記
半導体チップのパターン形成面と前記配線基板とが互い
に向き合うように接続する半導体装置において、前記配
線基板の前記半導体チップが搭載される所定の電極パッ
ドが引き出される配線パターンをすべてあるいは一部を
除いて、一度内側へ引きだし、その後スルーホールを通
して外側へ引き回すことを特徴とする半導体装置。 - 【請求項2】 半導体チップを配線基板に接続する手段
は半導体チップと配線基板との間に異方性導電膜を接合
材料として介在したことを特徴とする請求項1記載の半
導体装置。 - 【請求項3】 半導体チップのエッジ部に対応する前記
配線基板には配線パターンを形成しないことを特徴とす
る請求項1記載の半導体装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP15796091A JPH056921A (ja) | 1991-06-28 | 1991-06-28 | 半導体装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP15796091A JPH056921A (ja) | 1991-06-28 | 1991-06-28 | 半導体装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH056921A true JPH056921A (ja) | 1993-01-14 |
Family
ID=15661217
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP15796091A Withdrawn JPH056921A (ja) | 1991-06-28 | 1991-06-28 | 半導体装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH056921A (ja) |
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US8040286B2 (en) | 2006-02-06 | 2011-10-18 | Mitsubishi Electric Corporation | High frequency module |
US8976072B2 (en) | 2010-02-05 | 2015-03-10 | Thales | Flat scanning antenna for a terestrial mobile application, vehicle having such an antenna, and satellite telecommunication system comprising such a vehicle |
US9685708B2 (en) | 2012-08-23 | 2017-06-20 | Ntn Corporation | Waveguide tube slot antenna and wireless device provided therewith |
-
1991
- 1991-06-28 JP JP15796091A patent/JPH056921A/ja not_active Withdrawn
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US8040286B2 (en) | 2006-02-06 | 2011-10-18 | Mitsubishi Electric Corporation | High frequency module |
US8976072B2 (en) | 2010-02-05 | 2015-03-10 | Thales | Flat scanning antenna for a terestrial mobile application, vehicle having such an antenna, and satellite telecommunication system comprising such a vehicle |
US9685708B2 (en) | 2012-08-23 | 2017-06-20 | Ntn Corporation | Waveguide tube slot antenna and wireless device provided therewith |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP4476381B2 (ja) | 半導体チップパッケージ及びその製造方法 | |
US7638876B2 (en) | Bumpless semiconductor device | |
JP4558539B2 (ja) | 電子回路用基板、電子回路、電子回路用基板の製造方法および電子回路の製造方法 | |
JP2753696B2 (ja) | 半導体パッケージのテープ自動結合構造 | |
JP2000277649A (ja) | 半導体装置及びその製造方法 | |
JPH09162230A (ja) | 電子回路装置及びその製造方法 | |
JPH056921A (ja) | 半導体装置 | |
JP2003229451A (ja) | フリップチップ実装構造 | |
JP2004363319A (ja) | 実装基板及び半導体装置 | |
JP2001118951A (ja) | 半導体装置 | |
KR920005952Y1 (ko) | 반도체장치 | |
JP3337922B2 (ja) | 半導体装置及びその製造方法 | |
JPH0418732A (ja) | 半導体集積回路装置 | |
JP2918087B2 (ja) | 半導体チップ搭載用多層配線基板 | |
JP3041994B2 (ja) | 半導体装置の製造方法 | |
JP3205272B2 (ja) | 半導体装置 | |
JPH11232929A (ja) | 異方性導電樹脂およびこの異方性導電樹脂を有する半導体装置 | |
JP3934011B2 (ja) | 半導体装置及びその製造方法 | |
JPH0719797B2 (ja) | 半導体装置の実装具 | |
JP2005150441A (ja) | チップ積層型半導体装置およびその製造方法 | |
JPH07254632A (ja) | 半導体装置及びその製造方法 | |
JPS59193054A (ja) | 半導体装置 | |
JP2780523B2 (ja) | 半導体装置の実装方法 | |
JPH04275443A (ja) | 半導体集積回路装置 | |
JPS58134436A (ja) | 配線用導体における導体被膜の形成法 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19980903 |