JPH0566676B2

JPH0566676B2 -

Info

Publication number: JPH0566676B2
Application number: JP59225063A
Authority: JP
Inventors: Tororetsutei Bonifuachio
Original assignee: Honeywell Information Systems Italia SpA
Current assignee: Bull HN Information Systems Italia SpA
Priority date: 1983-10-25
Filing date: 1984-10-25
Publication date: 1993-09-22
Also published as: EP0141028A3; IT8323411A0; EP0141028B1; IT1206332B; KR920003520B1; EP0141028A2; US4672482A; KR850003022A; DE3482431D1; JPS60253064A

Description

ためのレジスタ３４９を含むことを特徴とする特許請求の範囲第１項に
記載のデジタル装置。４上記の予め確立された数の後続の期間が2^pで
あり、Ｐが整数であることを特徴とする特許請求
の範囲第３項に記載のデジタル装置。

【発明の詳細な説明】

発明の産業上の利用分野本発明は、磁気支持体、例えばデイスク、デイ
スケツト、テープ等に記録された２進情報の再生
用デジタル装置に関する。発明の技術的背景磁気支持体上に２進情報を記録する方法の中
で、最もよく用いられる方法には、単記録密度と
して知られる周波数変調法、（FM）、及び倍記録
密度として知られる修正周波数変調法、（MFM）
が挙げられる。 FMで記録された連続ビツト１又は０は、読み
出される時に、それぞれ、連続記録セルの中央の
パルスの有無により識別される。各セルは、２つ
のタイミングパルス、即ちセルの開始を定めてい
る第１のパルスと後続のパルスの開始を定めてい
る第２のパルスによつて定められる。１つのセル
に関係する時間インターバルは、用いられている
媒体に応じて変化する。例えば、8″（８インチ）
デイスケツト及びFM記録による場合、セルは、
４マイクロ秒（μsec.）の公称長さを有している
ため、２つの後続のパルス間の公称時間インタバ
ルは、2μsec.あるいは4μsec.となる。 MFM記録による場合においても、連続ビツト
１又は０は、読み出される時に、連続セルの中央
のパルスの有無によりそれぞれ定められる。しか
しながら、FM記録の場合と異なり、MFM記録
は、斯かるセルあるいは先行するセルの中央部
に、情報ビツト１に関係するパルスが存在する場
合このセルの開始を定めるタイミングパルスが欠
ける。 MFMに対しても、セルに関係する時間インタ
バルは、その記録媒体に依存する。例えば、8″デ
イスケツト及びMFM記録による場合、セルの公
称長さは2μsec.であり、従つて、２つの後続のパ
ルス間の公称インタバル時間は2μsec.、
3μsec.3μsec.、及び4μsec.となり得る。FM記録方
法及びMFM記録方法に関する情報は更に、「ア
イ・ビー・エム両面デイスケツト・オリジナル設
備製造情報一第２版（IBM Two Side Diskette
Original Equipment Manufacturers
Information−Second edition」（1977年11月）
の表題を付けられたIBMの文書GA21−9257−１
の中に見られる。磁気支持体から読み出されたパルスシーケンス
は、再生システムの入力に適用され、この再生シ
ステムは入力されたシーケンスに関係する２進情
報として出力に供給する。斯かるパルスシーケン
スは、周期的にいわゆる同期化フイールド（一般
的に６乃至12バイト）を有する。即ち、全ての
「１」情報ビツトあるいは全ての「０」情報ビツ
トが記録されている複数の連続セルに関係する所
定数のパルスである。この同期化フイールドは、
入力中の定められたパルスがタイミングパルスあ
るいは記録された情報ビツトに関係するパルスで
ある場合にロツクし且つ確立するために再生シス
テムによつて用いられる。従つて、再生システム
は、２つの後続パルス間の時間インタバル及び斯
かるパルスの特性に基づいて、磁気支持体に記録
された情報を正しく検出することができる。しかしながら、後続のパルス間の時間インタバ
ルの測定のみによるデータ再生は、信頼性が高く
ない。何となれば、斯かるインタバルは、その公
称値からかなりの相違を示し、パルスシーケンス
が再生フエースにおいて誤まつて、解釈されてし
まうからである。斯かる相違は、２つの主な原因
による。第１の原因は、磁気支持体の速度変化、
即ちその磁気支持体を駆動しているモータの回転
速度公差による。第２の原因は、当業者に知られているところで
あるが、記録されたパルスのいわゆるピークシフ
ト現象による。斯かるシフトは、隣接パルスの相
互影響によつて特に生ずる。公知のように、斯か
るシフトは、記録パルス密度が一定の場合のみ、
即ち後続のパルス間のインタバルが常に等しい場
合のみ、ゼロであると見做すことができる。斯かる情況が、同期化フイールドを除いてFM
記録及びMFM記録において確認されないことは
明らかである。従つて、再生システムは、斯かる
エラーの原因を修正することができる装置を必要
とする。これらの装置のうち最も知られているも
のは、フエーズロツク回路を利用した物である。
これらの装置は、入力にパルスシーケンスを受
け、この入力パルスに連続的に同期しているいわ
ゆる矩形波ウインドー信号を出力に供給する。言
い換えれば、このウインドー信号は、入力パルス
との予め確立された位相関係を維持するために修
正される。このウインドー信号とパルスシーケン
スは、次に再生システムの論理ネツトワークに適
用され、適当に復合化される。このウインドー信
号が第１の電気的レベルにある時に生ずる読出し
パルスは、情報ビツトとして解釈される。一般的に、このフエーズロツク装置は、入力に
パルスシーケンス及びウインドー信号を受け、出
力にそれらの位相差に比例した信号を供給する位
相比較器を含む。斯かる信号は、適当なフイルタ
を通して、このウインドー信号を発生する電圧制
御発振器（VCO）に適応される。これらの装置
は、頻繁で且つ高価なトリミングを必要とする他
に、しばしば安定性の問題によつて影響を受け
る。斯かる不都合を解消するためにデジタルフエ
ーズロツク装置が最近提案されている。例えば、
米国特許第4357707号は、FM及びMFMの両方に
記録された情報を再生するためのデイスケツトデ
ジタル制御器と共に用いられるデジタルフエーズ
ロツク装置を開示している。斯かる特許による
と、２つのウインドー信号遷移間の公称インタバ
ルが、固定周波数を有するタイミング信号の可変
数の期間の和で与えられる。この回路は、最後の
ウインドー信号遷移と、次の読み出しパルスを受
る瞬間との間に起きるタイミング信号期間の数を
計数する。斯かる情報に基づき、この回路は、読
み出されたパルスがこの２つのウインドー信号遷
移間の中央に置かれるようにするために後続のウ
インドー信号遷移の位置を変化させる。 MFM記録の場合、上記の特許に開示されてい
る装置は、ウインドー信号の最後の遷移とｎ番目
のパルス間のインタバルを考慮に入れるばかりで
なく、ｎ−１番目のパルスと斯かるｎ−１番目の
パルスのすぐ前に先行するウインドー信号遷移と
の間のインタバルをも考慮に入れて、ｎ番目のパ
ルスの受信により、２つのウインドー信号遷移間
のインタバルの長さを変える。このようにして、
上記の特許に開示されている装置は、特にMFM
記録に影響する「ピークシフト」現象が原因のエ
ラーを再生しようとする。この他に、米国特許第4357707の装置は、磁気
支持体速度変化が原因のエラーを再生するように
試みている。実際上、各入力パルスがその名目上の位置より
進んでいるか遅れているかは連続的に調べられ、
それぞれの場合に応じてカウンタを増加または減
少させ、そのカウンタの状態に基づき２つのウイ
ンドー信号の遷移間の名目的間隔を決定するタイ
ミング期間の数を修正する。上記の米国特許に開
示されている装置は、本質的に、高価で高性能な
部品（例えば最小アクセス時間の制御メモリ）の
使用を必要とする他、MFM記録２進情報の再生
における幾つかの制限によつて影響される。実際
速度変化及び「ピークシフト」現象によるエラー
の再生は、独立の回路によつて実行されるが、斯
かる回路は、これらのエラーが共に存在し加算さ
れるパルス列に応答する。従つて、速度変化によるエラーの再生は、「ピ
ークシフト」現象によるエラーの再生が磁気支持
体速度エラーに影響されるのと同じようにこの
「ピークシフト」現象によつて影響される。従つ
て、ウインドー信号と読み出されたパルス列との
間の正しい位相関係は保証されない。また、速度変化によるエラーの正しい再生を仮
定しても、米国特許第4357707号に開示されてい
る回路は、その最大のエンテイテイが実際に生じ
得るエンテイテイよりもしばしば少ないという、
ピークシフト現象によるエラーを再生することが
できる。ピークシフト再生に関しては、以下のこ
とを付け加えなければならない。即ち、上記の回
路は、あるパルスと前のウインドー信号遷移との
間のインタバルの測定に影響する不確定エラーあ
るいは測定不確実性を後続のインタバルに伝える
傾向がある。本発明に係るデジタル装置は、斯かる不都合を
解消するものである。発明の概要本発明の第１の特徴によると、この装置は先ず
最後のパルスと最後から２番目に読み出されたパ
ルスとの時間インタバルを測定する。その後、斯
かる測定値から、この回路は、速度変化とピーク
シフト現象によるエラーを再生し、最終的に、こ
の回路はウインドー信号を発生し、最終の読み出
しパルスをウインドー信号に関して正しい位相関
係にあるように生ずる。本発明の別の特徴によると、デジタルフエーズ
ロツクが、回転速度変化と２つの分離した位相中
におけるピークシフト現象によるエラーを再生
し、これにより、速度変化によるエラーの再生
が、ピークシフト現象によるエラーによつて影響
されることを防ぐ。速度変化によるエラーの再生
中、回転速度エラーを表わす量は、最後の検出さ
れたインタバルの期間測定値に加算されるかある
いはこれから減算される。斯かる量は、固定され
ていないがこの装置が一定の記録密度を有する適
当な数の後続パルスを検出する毎に更新されるた
め、ピークシフトエラーによつて影響されない。
速度変化によるエラーの再生に引き続いて、本発
明に係る装置は、最後のインタバルの期間測定値
を分析し、斯かる測定値に従つて、最後のインタ
バルに関連すべき公称長さを求める。 MFM記録データの再生の場合、この装置は、
最後から２番目のインタバル期間の測定値、最後
から２番目に関係する公称期間の測定値、及び最
後から３番目のインタバルに関係する公称期間の
測定値を更に考慮に入れることによつて最後のイ
ンタバルに結合すべき公称長さを求める。ピークシフト現象によるエラーを上記のように
再生すると、あるインタバルの長さ測定に起きる
不確定エラーが伝えられて、後続のインタバルに
関係すべき公称長さの決定に影響するということ
を防止でき、広範囲にわたる可能な値の中におい
てピークシフトエラーの再生を可能にすることが
できる。好適な実施例の説明第１図は、本発明に係るデジタル装置を含む代
表的なデータ処理システムのブロツク図を示す。
符号１で示す斯かる装置は、大容量記憶駆動デバ
イスと制御器３との間に組み立てられている。第
１図のシステムは更に、中央処理装置４、周辺制
御器５及び中央メモリ６を含む。中央処理装置
４、メモリ６及び制御器３，５は、複数のリード
即ちシステムバス７によつて互いに接続されてお
り、このシステムバスを通して、データ、アドレ
ス及び制御信号を交換することができる。この説明の場合、システム大容量記憶は、８イ
ンチ（″）、デイスケツトによつて構成されると仮
定される。しかしながら、以下の記述に行なわれ
る考慮は、他の種類の記憶、例えば磁気テープ記
憶に対しても有効である。大記憶容量が１つのデ
イスケツトから構成されていると仮定すると、集
積回路（例えば、米国企業のウエスタンデジタル
社市販のコード1791の製品）を制御器３として用
いることができる。制御器３及び駆動デバイス２
は、チヤンネル８を通して複数の制御信号及び情
報信号を交換することができる。制御器３とデバイス２の間の回路及びインター
フエース信号の詳しい説明については、本発明を
理解する上では重要ではないため、こゝで省略す
る。上記の好ましい実施例の場合、8″デイスケツト
が大容量記憶として用いられ且つウエスタンデジ
タル社の集積回路1791が制御器として用いられて
いるため、上記の回路及びインターフエース信号
は、斯かる製品の仕様から推定することができ
る。同じことが、制御器３と再生装置１との間の
インターフエースについても言える。ここでは以下のことのみが指摘される。即ち、
この再生装置は、制御器に矩形波ウインドー信号
RDCLK及びそれぞれが記録支持体上に検出され
た磁束遷移に対応している論理レベル０のパルス
列RDDATAを供給しなければならないことであ
る。パルスRDDATA及びウインドー信号
RDCLKは、各パルスRDDATAが、信号
RDCLKの半波（又はウインドー）内に完全に含
まれるという条件を満たすだけでよい。残りの部
分に対しては、ウインドー信号に相対的なパルス
位置及びパルス長さは、任意とすることができ
る。しかしながら、好ましくは、パルス
RDDATAの長さは、100乃至250nsec.の範囲とす
べきであり、ウインドー信号遷移に対するパルス
開始あるいはパルス終了の遅延は40ナノ秒
（nsec.）より長くすべきである。制御器３は、パルスRDDATAの各々が、タイ
ミング遷移あるいはデータに対応するかを告知し
てもらう必要はない。制御器自身は、公知の同期
化フイールド及び「アドレスマーク」フイールド
と対応して読み出されたパターンに応じて斯かる
区別を行うことが可能である。また、タイミング
信号あるいはウインドー信号の期間は、可変とす
ることができ、２つの信号半波は、互いに異なる
長さを持つことができる。デバイス２は、デジタル装置１に各検出された
磁束遷移に対応してパルスRAW DATAを供給
する。開示されたシステムは、FM記録情報及び
MFM記録情報を再生するように意図されている
ため、後続のパルスRAW DATA間の時間イン
タバルは、斯かる情報を示している。装置１は、入力に受けたパルス列RAW
DATAに応じて、制御器３にウインドー信号
RDCLKと及びパルスRAW DATAに対応し且つ
ウインドー信号RDCLKに対して相対的に適当に
配置されたパルスRDDATAを供給する。制御器
３は、信号RDCLKにより、パルス列RD DATA
内の情報ビツトを区別し、確立された平衡によ
り、それらをシステムバス７に与える。第２図は、本発明の目的である第１図のデジタ
ル装置１のブロツク図を示す。基本的に、装置１
は、発振器１０、タイミングユニツト２０、後続
の人力パルス間のインタバル期間の測定のための
且つ速度変化及びピークシフト現象による斯かる
インタバル期間中に存在する可能なエラーの再生
のための論理ユニツト３０、読み出しパルス列
RD DATAの再構成のための且つウインドー信
号RD CLKの発生のための論理ユニツト４０を
含む。発振器１０は、ユニツト２０，３０，４０
に、16MHz周波数を有する矩形波信号CL CKを
供給する。タイミングユニツト２０は、パルス
RAW DATAの各々によつて活性化され、その
動作を制御し同期化するために１つ又はそれ以上
のタイミング信号をユニツト３０，４０に供給す
る。第２図は、ユニツト３０が、インタバル期間の
測定のための論理ユニツト３１、速度変化による
エラーの補償のための論理ユニツト３２、「ピー
クシフト」現象によるエラーの補償のための論理
ユニツト３３、及び回転速度変化を求めるための
論理ユニツト３４から構成されていることを示し
ている。ユニツト３１は、パルスRAW DATA
の立ち上がりエツジに対応して、出力チヤンネル
３１Ａに、斯かる立ち上がりエツジと先行するパ
ルスRAW DATAの立ち上がりエツジ間のイン
タバル期間を示す第１情報を供給する。斯かる第
１情報は、速度変化及び「ピークシフト」現象に
よるエラーによつて明確に影響される。補償ユニ
ツト３２は、チヤンネル３１Ａに現われる第１情
報にあるいはこの第１情報からユニツト３４の出
力チヤンネル３４Ａに現われる第２情報を加算し
たりあるいは減算したりする。尚この第２情報
は、速度エラーを示す。斯くして、論理補償ユニ
ツト３２の出力チヤンネル３２Ａには、速度変化
によるエラーが再生されている最後のインタバル
期間を示す第３情報が現われる。ユニツト３２の
別の出力には、第１論理レベルに現われた時に、
ユニツト３１からの出力の２進情報がその期間が
予め固定された公称期間、例えば、MFMにおけ
る2μsec.あるいはFMにおける4μsec.（これらは予
め固定された値以下である。）と異なるインタバ
ルを表わすことを示す制御信号NOM INTも現
われる。ユニツト３４は信号NOM INTを受け、
斯かる信号が特定の数の後続のインタバルに対し
て活性の場合、ユニツト３４は、検出されたエラ
ー速度を示す情報の更新をそれを出力チヤンネル
３４Ａに与える。最後のインタバル期間（この期
間は「ピークシフト」エラーによつてのみ影響さ
れる）を示すユニツト３２から出力に現われる情
報は補償ユニツト３３に送られる。 FM記録の場合、ユニツト３３は、斯かる情報
から最後のインターバル公称を求め、論理ユニツ
ト４０にチヤンネル３３Ａを介して発生すべき信
号RDCLK及びRDDATAが2μsec.又は4μsec.の公
称期間のインターバルに関連することを規定する
デジタル情報を供給する。 MFM記録の場合、ユニツト３３は、ユニツト
３２からの出力の情報から及び最後から２番目に
関連する交称期間の斯かる最後から２番目のイン
タバル期間を示す前に受けた情報から及び最後か
ら３番目のインタバル関連する公称期間の前に受
けた情報から最後のインタバル公称期間を求め
る。2μsec.，3μsec.4μsec.であり得る最後のイン
タバル公称期間は、チヤンネル３３Ａを通して論
理ユニツト４０に供給される。ユニツト４０は、
斯かる公称期間に従つてRDCLKウインドー及び
RDDATA信号を発生する。ユニツト４０は、ユ
ニツト３３から最後のインタバルを示す情報を受
けることができ、これに対して前のインタバルに
関連する信号RDCLK及びRDDATAが依然とし
て発生していないためユニツト４２は、斯かる情
報損失を防止することができる手段が配設されて
いる。このことは、以下のユニツト４０の詳細な
説明から更に明らかとなろう。第３図は、論理タイミングユニツト２０の詳細
な図である。ユニツト２０は、２つのＪフリツプ
フロツプ２１，Ｋフリツプフロツプ２３，４ビツ
トカウンタ２２，４ビツトシフトレジスタ２５及
び２入力NANDゲート２６及びNOTゲート２４
を含んでいる。以下の図面と同じようにして第３
図において、本発明を理解する上で有用な回路入
力のみを示してある。この説明の末尾において、
使用されている回路のリストが与えられている。これらの回路仕様から及びこれらの回路が本発
明に係る装置内で実行するように設計されている
動作から、当業者は、これらの図に示されない回
路入力に適用されるべき論理レベルを簡単に推定
することができる。更に、第６図は、第３図、第４図、第５図の回
路の幾つかの点に現われる信号のタイミング図を
示しており、それらの動作の理解を助ける。以下
の説明を簡単にするために、これらの図に示され
る幾つかの論理成分の基本的特徴を念頭に入れ
る。ここに示す全てのＪフリツプフロツプ、Ｋフ
リツプフロツプは、クロツク入力CKに適用され
る信号の正エツジによつてトリガされる種類のフ
リツプフロツプである。斯かるエツジは、それら
の入力Ｊ，Ｋの論理レベルがそれぞれ１，１であ
る場合それらをセツトしあるいはそれらをセツト
の状態に保つ。それらは、入力Ｊ，Ｋの論理レベ
ルがそれぞれ０，０である場合リセツト／リセツ
トに保たれる。これらのフリツプフロツプは、入
力Ｊ，Ｋの論理レベルがそれぞれ１，０の場合ト
グルする。これらのフリツプフロツプは、入力
Ｊ，Ｋの論理レベルがそれぞれ０，１である場合
トグルしない。セツト入力及びリセツト入力は、
論理レベル１に置かれなければならない。これら
のフリツプフロツプは、論理レベル０がセツト入
力、リセツト入力にそれぞれ適用された時非同時
的にセツト、リセツトになる。４ビツトカウン
タ、クロツク入力CKに適用される信号の正エツ
ジによつてトリガされる種類のカウンタであり、
このカウンタには、ロード入力LD、イネーブリ
ング入力EN及びデータ入力が配設されている。
論理レベル１が入力LDに適用されると、これら
のカウンタは、入力ENにおける論理レベルが０
である場合各タイミングパルスにおいて増分す
る。EN＝１である場合これらのカウンタは増分
しない。論理レベル０が入力LDに適用されると、これ
らのカウンタは、入力ENの論理レベルとは独立
して、情報をデータ入力に存在した状態でタイミ
ングパルスによつてロードされる。これらのカウ
ンタは、CARRY出力を有しており、この出力は
通常は論理レベル１に置かれており、カウンタが
最大計数（即ち15）の状態にある時０に落ちる。再び第３図について説明する。フリツプフロツ
プ２１は、クロツク入力に16MHz周波数を有する
信号CLOCKを受け、Ｊ入力に信号RAWDATA
を非同時的に受け、リセツト入力に信号RESTを
受ける。（第６図のダイアグラムCLOCK，
RAWDATA，REST）フリツプフロツプ２１の
セツト入力及びＫ入力は、永久に論理レベル１に
ある信号を受ける。フリツプフロツプ２１の出力Ｑにおいて、信号
STOPは、RADATAが論理レベル１にある場合
CLOCKのエツジの立ち上がりと共に論理レベル
１に上昇する。次に、信号STOPは、信号REST
が論理レベル０に落ちた時に論理レベル０に落ち
る。信号STOPは、第２図のユニツト３０に送ら
れる。この信号は、更にカウンタ２２のロード入
力LDに適用され、カウンタ２２は、そのクロツ
ク入力CKに信号CLOCKを受ける。論理レベル
０にある信号がイネーブリング入力EN及びカウ
ンタ２２のデータ入力に永久に適用される。それ
故、このカウンタは計数状態が０の時通常は休止
の状態にある。信号STOPが論理レベル１に上昇
すると、カウンタ２２は、信号CLOCKのエツジ
が立ち上がる毎にその入力を１ユニツトずつ増分
する。カウンタ２２の出力CARRYは、15個の
CLOCKパルスの受領に対応する時間期間の後に
論理レベル０に落ちる。斯かる出力はフリツプフ
ロツプ２３のＫ入力に接続される。フリツプフロ
ツプ２３は、クロツク入力にクロツク信号を受
け、セツト入力に信号２を受ける。２は、
NOTゲート２４を通して信号Ｔ２を反転するこ
とにより得られる。論理レベル１及び０にある信
号が、フリツプフロツプ２３のリセツト入力とＪ
入力にそれぞれ適用される。フリツプフロツプ２３は、その反転出力に信
号LOAD OUTを送る。信号LOAD OUTは、カ
ウンタ２２の出力キヤリー（CARRY）を論理レ
ベル０に下げたパルスに続くCLOCKパルスのエ
ツジの立ち上がりに伴つて論理レベル０から論理
レベル１に上昇する。次に、信号LOAD OUT
は、信号２が論理レベル０に落ちた時に再び
論理レベル０に落ちる。信号LOAD OUTは、第
２図のユニツト３０，４０に送られる。この信号
は、更にシフトレジスタ２５のシリアル入力
（SI）に適用され、このレジスタ２５は、そのタ
イミング入力CKにCLOCK信号を受け且つその
リセツト入力Ｒに信号RESGEを受ける。RESGE
は、この装置の初期リセツトの期間のみにおいて
論理レベル０に落ちる。信号LOAD OUTの論理レベル１は、信号
LOAD OUTを論理レベル１に上げた信号に続く
CLOCK信号のエツジの立ち上がりに伴なつてシ
フトレジスタ２５の出力QAに転送される。次の
CLOCKパルスにより、レベル１が、シフトレジ
スタ２５の出力QB，QCと及び出力に反転
された形でシフトされる。従つて、斯かる出力に
は、それぞれタイミング信号Ｔ１，Ｔ２，Ｔ３，
Ｔ４（第６図のダイアフラムＴ１，Ｔ２，Ｔ３，
Ｔ４）が現われる。斯かるタイミング信号は、第
２図のユニツト３０に送られる。その他に、信号Ｔ２はフリツプフロツプ２３を
NOT２４を通してリセツトし、これに対し信号
Ｔ３，４はNANDゲート２６の入力に適用さ
れる。信号RESTは、斯かるNANDゲート２６
の出力に現われ、ゲート２６は、とりわけフリツ
プフロツプ２１をリセツトする。第３図及び第６図から、以下のことが銘記され
る。即ち、CLOCK信号周波数が16MHzに等しい
ため（即ち、信号周期は62.5nセカントに等し
い）、LOAD OUT信号は、パルスRAW DATA
の到着を示す信号STOPガ論理レベル１に上昇し
た瞬間に対して16×62.5＝1000nsec.に等しい遅
延を伴う論理レベル１に上昇する。即ち、タイミ
ングユニツト２０は、次に生じるCLOCKパルス
と非同期的な読み出しパルスRAW DATAの受
領によつて活性化され、このタイミングユニツト
２０は適当なタイミング信号STOP，LOAD
OUT，Ｔ１，… ４，CLOCK周期をかけた予
め確立された期間のRESTを供給する。第４図は、第２図の測定ユニツト３１の詳細な
図である。このユニツト３１は実質的に、カウン
タ３１１によつて供給される４ビツトが最も意味
があるビツトである８ビツトカウンタを構成する
ために適当にカスケイドに接続された４ビツトを
有する２つのカウンタ３１０，３１１からなる。
この目的を達成するために、信号CLOCK及び
RESTがタイミング入力CK及び両方のカウンタ
３１０及び３１１のロード入力LDによつて受け
られる。カウンタ３１０のイネーブリング入力
ENは、信号STOPを受け、これに対しカウンタ
３１１のイネーブリング入力は、カウンタ３１０
の出力CARRYに接続されている。カウンタ３１０，３１１のデータ入力の各々
は、ロードされた時にリセツトされるようにする
ために永久に論理レベル０にある信号を受ける。
即ち、LD入力が論理レベル０にあるクロツク信
号のエツジが立ち上がりを起こした時にこの信号
を受ける。カウンタ３１１の２つの最も意味の深
い入力は用いちれない。第４図及び第６図を調べると、以下のことが銘
記される。即ち、カウンタ３１０，３１１は、
RESTが論理レベル０にある時、CLOCKの立ち
上がりエツジによつてリセツトされる。即ち、
RAWDATAパルス受領を示す信号STOPが論理
レベル１に上昇した時の瞬間に対して20×62.5＝
1250nsec.の遅延を伴う。その後、カウンタは既
に０に落ちている信号STOPが再び１に上昇して
新しいRAWDATAパルス受領を示すまで各
CLOCK立ち上がりエツジ毎に増分を開始する。
この時点においてカウンタ３１０，３１１は停止
する。それ故、以下のことが明らかとなる。即ち、カ
ウンタ３１０，３１１からの出力における信号
CNT1，…CNT6は、最後のRAW DATAパル
スと受けられた最後から２番目のRAW DATA
パルスとの間に測定された時間インタバル期間を
２進コードで且つ62.5nsec.の倍数で示す、即ち
1250nsec.より少ない。斯くして、例えば、カウ
ンタ３１０，３１１からの出力における10進数Ｎ
（０＜Ｎ＜63）に対応する２進コードは、1250＋
Ｎ・62.5ナノ秒に等しい２つの後続のRAW
DATAパルスの間で測定された時間インタバル
を意味する。斯かる情報は、タイミング信号
STOPが論理レベル１に留まる全時間に対して及
び直後のCLOCK期間に対して得られる。第５図は、公称速度に対する速度エラーである
速度変化を検出する論理ユニツト３４の詳細な図
を示す。ユニツト３４は、２つのＪフリツプフロ
ツプ３４０、Ｋフリツプフロツプ３４１、３つの
４ビツトカウンタ３４２，３４６，３４７、レジ
スタ３４９、２つの３入力NANDゲート３４４，
３４５、２つのNOTゲート３４３，３４８から
なる。ユニツト３４は、パルスが「ピークシス
ト」エラーによつてでなく速度エラーによつての
み影響される、磁気支持体に記録された予め確立
されたフイールドの読み出しの期間中にのみ動作
しなければならない。次の記述において、斯かるフイールドがユニツ
ト３４に対して「活性化フイールド」と呼ばれ
る。既に述べたように、信号NOM INTは、２
つの後続のRAW DATAパルス間のインタバル
（以下単に「インタバル」と呼ぶ）が予め確立さ
れた値より大きくならない値、例えば±12％に対
してMFMの場合2μsec.及びFMの場合4μsec.の公
称インタバルから異なる毎に論理レベル１に上昇
する。この状態が17個の測定インタバルの列に対
して維持される場合、これらのインタバルは、ユ
ニツト３４の活性化フイールドを識別する。カウンタ３４２及びフリツプフロツプ３４０，
３４１は、17個のインタバルに対するNOMINT
条件の持続を証明するネツトワークを構成する。
カウンタ３４６，３４７は、斯かる17個のインタ
バルの内の16個のインタバルの実際の期間（斯か
る17個の内の最初のインタバルは、ピークシフト
エラーによつて特別に影響をされるため省略され
る）と16個の後続の公称インタバルの期間との差
を測定するネツトワークを構成する。測定された
差は、レジスタ３４９に記録され、レジスタ３４
９は活性化フイールドに対応して実施される、新
たな差測定の各々において更新される。フリツプフロツプ３４０は、そのタイミング入
力に信号LOAD OUTを受け、その入力Ｊ，Ｋに
信号NOM INTを受け、そのリセツト入力にリ
セツト信号RESGEを受ける。永久に論理レベル
１にある信号がフリツプフロツプ３４０のセツト
入力に適用される。フリツプフロツプ３４の直接
出力Ｑに現われる信号NOM DATAは、信号
NOMINTが論理レベル１にある場合信号LOAD
OUTのエツジの立ち上がりと共に論理レベル１
に上昇する。信号NOM DATAは、カウンタ３
４２のロード入力LDに適用され、カウンタ３４
２は、そのタイミング入力に信号Ｔ１を受け、そ
のイネーブリング入力に永久に論理レベル０にあ
る信号を受ける。カウンタ３４２のデータ入力の
それぞれは、Ｔ１のエツジの立ち上がりにおいて
且つ信号NOM DATAが論理レベル０にある時、
カウンタが10進数14に対応する２進値にセツトさ
れるために、適当な論理レベル０又は１を受け
る。信号NOM DATAは更に、入力Ｊ，Ｋ及び
フリツプフロツプ３４１のリセツト入力に適用さ
れる。斯かるフリツプフロツプは、そのタイミン
グ入力に信号４を且つそのセツト入力に永久
に論理レベル１にある信号を受ける。カウンタ３
４２及びフリツプフロツプ３４０，３４１の動作
は以下の通りである。 NOM INTが論理レベル０にある時、タイミ
ングパルスLOAD OUTにおいてフリツプフロツ
プ３４０はリセツトされあるいはリセツトに保持
され、従つて、フリツプフロツプ３４の出力Ｑに
おける信号NOM DATAの論理レベルは０であ
る。これに対応して、タイミングパルスＴ１の受
領（RAW DATAパルス間の各インタバルに対
して１つずつ）において、カウンタ３４１は、数
14に等しい２進値にセツトされ、このカウンタは
増分しない。カウンタ３４２の出力CARRYは論
理レベル１に留まる。NOM DATAが論理レベ
ル０にある場合、斯かるフリツプフロツプ３４１
も、パルス４の立ち上がりエツジによつてリ
セツト状態に周期的に確認され、斯かるフリツプ
フロツプの直接出力における信号NORMは論理
レベル０にある。これに反して、NOM DATA
が論理レベル１に上昇する場合、フリツプフロツ
プ３４０はLOAD OUTの後続の立ち上がりエツ
ジによつてセツトされ、カウンタ３４２は、増分
にイネーブルされる。カウンタ３４２は、直後のＴ１の立ち上がりエ
ツジによつて10進値15を示す状態に置かれ、カウ
ンタのCARRY３４２出力は論理レベル０に落ち
る。フリツプフロツプ３４１の後のストレート
も、信号４の立ち上がりエツジによつてセツ
トされ、信号NORMは論理レベル１に上昇する。
信号NOM INTが更に16個の後続のインタバル、
即ち、信号LOAD OUTの更に16個の後続の立ち
上がりエツジの期間中に論理レベル１に保持され
る場合、信号NORMはこれらの全ての更なる16
個のインタバルの期間中論理レベル１に留まり、
カウンタ３４２は、各パルスＴ１の受領の際に増
分を続ける。言い換えれば、第２パルスＴ１によ
り、このカウンタは数値０を示すようになり、信
号CARRY３４２が１に上昇する。第３のパルス
Ｔ１により、そのカウンタは数値１を示すように
なり以下同様となる。17番目のパルスＴ１によ
り、このカウンタは数値15を示すようになり、信
号CARRY３４２は再び０に落ちる。第６図は、
NOM INTが少なくとも17個のインタバルの期
間中論理レベル１に保たれる場合の信号NOM
DATA，NORM及びCARRY３４２のタイミン
グ図を示す。上記のことが起きない場合、フリツ
プフロツプ３４０，３４１が、リセツトされカウ
ンタ３４２は、数値14に対応する状態に進む。信
号CARRY３４２及びNORMは、カウンタ３４
６，３４７及びレジスタ３４９の動作を制御す
る。信号NORMは、NANDゲート３４５の第１
入力に適用され、ゲート３４５は他の２つの入力
に信号Ｔ３及び、NOTゲート３４３も介してカ
ウンタ３４２の出力CARRYに現われる信号を受
ける。信号Ｔ３及びNOTゲート３４３の出力に
現われる信号もまたNANDゲート３４４の２つ
の入力にそれぞれ適用され、ゲート３４４は、第
３入力に信号４を受ける。 NANDゲート３４４の出力は、Ｔ３のエツジ
の立ち上がりと共にCLOCK期間にわたつて０に
落ちるLOAD16信号を、第１回目は第１公称イ
ンタバル（NOM INT＝１）の認知の後にそし
て第２回目は17個の後続の公称インタバルが検出
された場合に供給する。NANDゲート３４５の
出力は、NOTゲート３４８の入力に接続されて
おり、ゲート３４８は出力に信号CLK16を供給
する。信号CLK16は、通常０のレベルにあり、
17個の後続の公称インタベルが検出された後にの
み信号Ｔ３と共に２つのCLOCK期間にわたつて
レベル１に上昇する。信号LOAD16は、４ビツトカウンタ３４６，
３４７のロード入力LDに適用され、これらのカ
ウンタはそれらのタイミング入力に信号CLOCK
を受ける。斯かるカウンタは、その最上位４ビツ
トがカウンタ３４７の最上位ビツトである１つの
８ビツトカウンタを構成するためにカスケード接
続されている。この目的を達成するために、カウ
ンタ３４７のイネーブリング入力がカウンタ３４
６の出力CARRYに接続されている。カウンタ３
４６のイネーブリング入力ENは信号Ｔ２を受け
る。カウンタ３４６，３４７のデータ入力の各々
は、信号LOAD16が理論レベル０にある時
CLOCK信号のエツジの立ち上がりと共に10進計
数値163に予めセツトされるようにするために適
当なレベル０又は１を受ける。次に、カウンタの
内容は信号Ｔ２が論理レベル０にある時CLOCK
信号のエツジが立ち上がる毎に１つずつ増分され
る。カウンタ３４７の出力C4÷C7及びカウンタ
３４６の出力C3は、そのクロツク入力Ｔに信号
CLK16を受けるラツチングレジスタ３４９の多
くの入力に接続されている。信号CLK16のエツ
ジの立ち上がりにおいて、レジスタ３４９は、そ
の入力に現われる情報をラツチし且つそれをその
出力に信号Δ0÷Δ4として与える。言い換えれば、カウンタ３４６，３４７の動作
は以下の通りである。信号LOAD16は、その実
際の長さが、予め確立された公称長さと特定のパ
ーセントの値より多くは違わない第１インタバル
を認知した後０に落ちる。信号LOAD16が０に
落ちると、カウンタ３４６，３４７のロードをも
たらし、これらのカウンタは、すぐその後、即ち
Ｔ２が０になる時、信号CLOCKのエツジが正に
なる毎に増分を開始する。Ｔ２が１にある時、RAW DATAパルス間の
各インタバルのCLOCK期間即ち125nsecに対応
する２つのCLOCK期間の長さにわたつて、増分
がスキツプする。カウンタ３４６，３４７の計数
終了は、CLK16の立ち上がりエツジにおける斯
かるカウンタ出力の安定な構成を保証するのに必
要である。従つて、カウンタ３４６，３４７は２
つのRAW DATAパルス間のインタバルに含ま
れるCLOCKパルスを２パルス少なく即ち
125nsecに計数する。NOM INTが少なくとも更
に16インタバルにわたつて１に保持されると、こ
れらのカウンタは増分を継続する。 NOM INT＝１である17番目の後続のインタ
バルの検出の後、CLK16の立ち上がりエツジに
よつて、これらのカウンタによつて達成される状
態がレジスタ３４９にロードされ、すぐその後、
LOAD16が０に落ちると、これらのカウンタは
CLOCK信号によつて１０進計数値163に予めセ
ツトされる。ユニツト３４の出力チヤンネル３４Ａに現われ
る情報（Δ0÷Δ4）はその公称値に対する速度エ
ラーをコード化された形で表現する。実際、
MFMの場合2μsecのあるいはFM（NOM INT＝
１）の場合4μsecの公称期間が対応する17個の後
続の測定インタバルの内の16個のインタバルに相
当する時間インタバルをＴ０で示すと、インタバ
ルＴ０内の信号CLOCK間の数は速度エラーに応
じて変化する。 MFMの場合、即ち速度変化が＋12.5％あるい
は−12.5％である場合、インタバルＴ０は16×
1750＝28μsecあるいは16×2250＝36μsecに等し
く、これはCLOCK信号の448期間あるいは576期
間にそれぞれ相当する。 FMの場合即ち速度変化が＋12.5％あるいは−
11.7％の場合、インタバルＴ０は、16×3500＝
56μsec.あるいは16×4468＝71.48μsec.に等しくこ
れはそれぞれCLOCK信号の896期間あるいは
1144期間に相当する。信号Ｔ２が信号CLOCKの
２つの立ち上がりエツジをマスクすることを考慮
し且つMFMの場合＋12.5％から−12.5％に且つ
FMの場合＋12.5％から−11.7％の範囲の許容速
度変化を仮定すると、カウンタ３４６，３４７が
計算できる信号CLOCK期間の最小数及び最大数
はそれぞれMFMの場合448−（16×２）＝416及び
576−（16×２）＝544でありFMの場合896−（16×
２）＝864及び1144−（16×２）＝1122である。 MFMの場合、カウンタ３４６，３４７の出力
に現われる実際の制限10進値は、斯かるカウンタ
が値163のプレセツトによりインタバルＴ０の間
に２回オーバーフローする時は＋12.5％の速度変
化を有する67、及び−12.5％の速度変化を有する
195となる。これに反して、カウンタ３４６，３
４７の出力に現われる実際の制限10進法値は、斯
かるカウンタが値163のプレセツトによりインタ
バルＴ０の間に４回オーバーフローする時は＋
12.5％の速度変化を有する３、及び−11.7％の速
度変化を有する251となる。MFMあるいはFM記
録された情報の再生の場合、表１及び表はそれ
ぞれ信号Δ0÷Δ4（ここでΔ4は最上位ビツト）に
よつて示される10進値の幾つかと、カウンタ３４
６，３４７の出力C0÷C7（ここでC7は最上位ビ
ツト）に現われる情報に関連して対応する10進
値、及びカウンタ３４６，３４７によつてインタ
バルＴ０内に検出される信号CLOCK期間の実際
の数Ｍとの間の対応を供給する。表１及び表の第４列において、Ｅは
（CLOCK期間の1/4の近似と共に）MFMの場合
2000nsecの長さで且つFMの場合4000nsecの長さ
を有する公称インタバルに関するビツトΔ0…Δ4
によつてCLOCK期間で表現されるインタバルの
平均期間エラーを示している。表１及び表の第
５列は、各値（Δ0÷Δ4）Ｄに関係するパーセン
トエラー速度ΔV％を示す。

【表】 ‥ ‥
‥ ‥ ‥
24 192÷199 54
1÷548 ＋4 −12.5
25÷31 ＞＿200
＞＿549 ＞＋4 ＜−12.5

【表】 ‥ ‥
‥ ‥ ‥
25 200÷207 10
61÷1068 ＋4.5 −7.03
‥ ‥
‥ ‥ ‥
30 240÷247 11
01÷1108 ＋7 −10.93
31 248÷255 11
09÷1116 ＋7.5 −11.7
既に示したように、第６図は、第３図、第４
図、第５図の説明の所で述べた幾つかの信号のタ
イミング図を示す。更に、第６図では、信号
CARRY２２、CARRY３４２が、カウンタ２
２、３４２の出力CARRYに現われる信号を示し
ており、これに対して、（OUT２２）Ｄ及び
（OUT３４２）Ｄが、各CLOCK信号期間におけ
るそれぞれ第３図のカウンタ２２の計数及び第５
図のカウンタ３４２の計数に関連する10進値を示
している。第７図は、第２図の補償ユニツト３２及び３３
の詳細な図を示している。補償ユニツト３２は、
4Kバイト容量を有するプラグラマブル読み出し
専用メモリ３２０からなり、これに対して補償ユ
ニツト３３は、4Kバイト容量を有するプログラ
マブル読み出し専用メモリ３３０及び８ビツトラ
ツチングレジスタ３３１からなる。メモリ３２０は、チヤンネル３１Ａを通してそ
の最下位アドレス入力10÷15に信号CNT1÷
CNT6を受け、チヤンネル３４Ａを介してその最
上位アドレス入力16÷110に信号Δ0÷Δ4を受け
る。メモリ３２０は、FM（）再生に記
録された情報の場合、その最上位アドレス入力工
１１に論理レベル１（０）にある信号FM／
を受ける。 FM及びMFMの両方の場合において、測定さ
れたインタバル期間（CNT1÷CNT6）及び前に
検出され以前として力を有する現在の速度エラー
を示す。各可能な対のコードCNT1÷CNT6及び
Δ0÷Δ4は、その現在の速度エラーに従つて修正
された測定インタバル期間（CNT1÷CNT6）を
示す５ビツト２進コードが記憶されているメモリ
位置をアドレスする。斯かるコードはメモリ３２
０の出力SR1÷SR5に現われる。各メモリ位置に
おいて、コードCNT1÷CNT6が、FMの場合
2μsecあるいはMFMの場合4μsecの公称インタバ
ル期間と特定のパーセント値（MFMの場合±
12.5％及びFMの場合−11.7％から＋12.5％）より
低い値しか異わないインタバル期間を現わすか否
かを示すビツトが更に記録される。斯かるビツト
は、メモリ３２０の別の出力に現われ、メモリ３
２０は、速度エラー検出ユニツト３４に信号
NOM INTを供給する。各測定インタバル
（CNT1÷CNT6）に対して、メモリ３２０は信
号STOPのエツジの立ち上がりと共に安定にアド
レスされ、全時間に対して、斯かる信号は論理レ
ベル１に保たれる。フリツプフロツプ３４０を
NOM INTの論理レベルに従つてセツト／リセ
ツトする信号LOAD OUTは、STOPの立ち上が
りエツジに対して1000nsecの遅延をもつて発生す
る。従つて、如何なる種類のプログラマブルメモ
リも、例え速度が遅くとも、1000nsecより低いア
ドレス選択及び読み出し時間を有することを条件
とするならば、信号LOAD OUTの前に信号
NOM INTの安定な発生を保証するためにメモ
リ３２０として用いることができる。実際は、メ
モリ３２０の出力の幾つかが、その読み出しデー
タが信号LOAD OUTによつてストローブされる
カスケードメモリ３３０をアドレスすると、両方
のメモリの読み出し時間及びアドレス選択時間の
和は1000nsecより低くなければならない。出力SR1÷SR5に現われる可能な32個のコード
の各々は、速度エラーについて修正されたインタ
バル期間を示し且つ62.5nsecの増分によつて
2000nsecから3937.5nsecの範囲に可変となるよう
にすることが好ましい。実際、速度エラーを欠い
たピークシフト現象は、2μsecの対応する公称イ
ンタバルに対するインタバル期間の増加及び
4μsecの対応する公称インタバルに対するインタ
バルの減少をもたらす。従つて、このように規定
された値の範囲は適当である。メモリ３２０のプログラム化は明らかである。
各々の可能なコードCNT1÷CNT6は、測定され
たインタバル期間を示す。斯かる期間は、コード
Δ0÷Δ4によつて示される速度パーセントエラー
に従つて減少あるいは増加しなければならない。
修正された期間は、その代表的なコードによつて
示され、対応するコードCNT1÷CNT6及びΔ0
÷Δ4及びビツトFM／によつてアドレス
されるメモリ位置に記録される。第７図についてまた説明する。メモリ３２０の
出力SR1÷SR5は、チヤンネル３２Ａを通して、
メモリ３３０のアドレス入力I0÷I4に接続されて
おり、測定されたインタバルの実際の期間（速度
に対して修正される）を示すコードをその都度供
給する。尚斯かるコードはDENによつて示され、
順序番号Ｎの印を付けられる。メモリ３３０は更
に、その最上位入力I11に信号FM／を
受ける。メモリ３３０が実行しなければならない再生
は、DENによつて示される期間がピークシフト
現象によつて影響されるということを念頭におく
と、コードDENに関連すべき公称期間の計算と
なる。メモリ３３０はまた、その入力I5…I10に
後に検討されるある信号を受ける。メモリ３３０
がコードDEN（及び他の情報）によつてアドレス
されると、メモリ３３０は、出力A0，B0にコー
ドDENによつて表明される実際の期間に関連す
べき公称期間を示す２進法コードDNNを発生す
る。 MFMの場合、A0，B0＝01，10，00である場
合、2μsec，3μsec，4μsecの公称期間がそれぞれ
そのインタバルに関連する。これに反して、FMの場合、A0，B0＝11，01
である場合2μsec，4μsecの公称期間がそれぞれそ
のインタバルに関連する。MFM記録情報再生
（FM／＝０）の場合、メモリ３３０の
出力PR1÷PR6に現われた情報は、それに関連し
た公称期間及びのインタバル（Ｎ−１）の公称の
前の期間ばかりでなくコード化された形のインタ
バルＮの実際の期間（速度に対して修正）を示
す。これら全ての情報は、それらの全ての合理的
な可能な合成を表わすことが可能な１つの６ビツ
トコードによつて表現される。実際、可能な実際
の期間の特定のフイールドのみがインタバルＮの
公称期間に対応する。しかしながら、説明をはつきりとさせるため
に、斯かる情報は、明確にし且つDE_N（インタバ
ルＮの実際の期間）、DN_N（インタバルＮの公称
期間）及びDN_N−１（インタバルＮ−１の公称期
間）によつてそれぞれ示されると見做すのがよ
い。 FM記録情報再生（FM／＝１）の場
合、メモリ３３０の出力PR1÷PR6に現われた情
報は、有意ではない。メモリ３３０の出力A0，
B0PR1÷PR6は、その入力に現われる情報をラ
ツチし且つその情報を信号LOAD OUTのエツジ
の立ち上がりと共にその出力に与えるレジスタ３
３１の対応する入力に接続されている。レジスタ
３３１の出力A1，A2（メモリ３３０の出力A0，
B0に対応する）は、チヤンネル３３Ａを通して
第２図のユニツト４０に接続されており、これに
対し出力FB1÷FB6（メモリ３３０の出力PR1÷
PR6に対応する）は、同じユニツト４０のアドレ
ス入力I6÷I10に接続されている。従つて、ユニ
ツト３３の補償動作は以下の通りである。信号
LOADOUTに先行する不定の瞬間において、メ
モリ３３０は情報DE_N-1，DN_N-1，DN_N-2、
（MFMの場合）あるいはレジスタ３３１の出力
からフイードバツクで非有意情報（FMの場合）
ばかりでなく情報DE_Nを入力に受ける。その他に、コードDN_N-1がレジスタ３３１の出
力A1，B1に現われる。このようにアドレスされ
たメモリ３３０は、以下の組の情報を出力に発生
する。オン出力A0，B0：コードDN_N オン出力PR1÷PR6：DE_N，DN_N，DN_N-1
（MFMの場合）、非有意情報（FMの場合）これらの情報は、LOAD OUTのエツジの立ち
上がりの時にレジスタ３３１にロードされる。インタバルＮの公称期間DN_Nは、従つて、利
用可能であり、これはタイミング窓信号RDCLK
を発生するための且つ読み出しパルスRD
DATAを再発生するためのユニツト４０によつ
て用いられる。更に、レジスタ３３１の出力FB1
÷FB6に現われる幾つかの情報は、メモリ３３０
を再アドレスするために且つ後続のインタバルＮ
＋１の公称期間DN_N＋１を確立するのに用いら
れる。以前に記録されたデータが無い時からの開
始時点において、メモリ３３０は、コードDE_N
（Ｎ＝１，２，３、他）に公称期間DN_Nの異なつ
たコードを関連することができる。ユニツト４０
によつて処理される斯かるコードは、信号RD
DATA及びRD CLOCK（ウインドー）の異なつ
た発生をもたらすことができる。このことは何ら
問題を起こさない。何となれば、制御器３（第１
図）は、適当な数の同期化フイールドバイト（即
ちFMの場合０の２バイトあるいはMFMの場合
１又は０の４バイト）を検出し次に予め確立され
た数のバイト内の（アドレスマーク）と呼ばれる
予め確立されたコードを検出する迄これらの信号
を無視するからである。可能な速度エラーに対して修正された活性化フ
イールドインタバルの実際の長さDEは、（たぶん
第１インタバル及び最後のインタバルとは別に）
公称期間DNと一致する。斯くして、同期化フイ
ールドが読み出されると、メモリ３３０は、公称
インタバルDNに等しい測定インタバルDEに対
応する許容コードの１つを出力PR1÷PR6に発生
し、２つの後続のインタバルの読み出しの期間
中、出力PR1÷PR6に発生されるコードは一義的
に確立される。従つて、同期化フイールドの第１部分の認識に
よつて、速度修正ユニツト３２がプレセツトさ
れ、その直後に他の２つの同期化フイールドイン
タバルを認識すると、補償ユニツト３３は効果的
なデータ・ストリームに固定される。これから、
MFM記録情報の場合において、DN_N-2，
DN_N-1，DE_N-1の認知が、以下にしてその公称期
間DN_Nの実際の長さDE_Nに一義的に関連させるか
について説明する。パルスｎ−１及びｎ間のイン
タバルＮを考慮すると、斯かるインタバルの実際
の長さと公称長さとの差E_Nは、E_N＝DE_N−DN_N
＝PSn−１＋PSnで与えられる。尚PSn−１，
PSnは、それぞれパルスｎ−１，ｎのピークシフ
トである。 E_Nは、インタバルＮが4μの公称長さを有する
時にインタバルＮ−１，Ｎ＋１の両方が2μsecの
公称長さを有するとあるいはインタバルＮが
2μsecの公称長さを有する時にインタバルＮ＋１，
Ｎ−１が4μsecの公称長さを有すると最大値を有
する。いずれにしても、磁気支持体が受動素子で
あることを考慮すると、効果は原因を上回ること
ができない。即ち、E_NはDN_N-1，DN_N+1の必然
的な実際の長さより長く（DN_N＝2μsecの場合）
あるいは短い（DN_N＝4μsecの場合）実際の期間
のインタバルＮを発生するようなものであつては
ならない。これは、各パルスピークシフトが、絶
対値として500nsecより長くなり得ないことを意
味している。上記の考慮によると、以下のことを結論付ける
ことは簡単である。即ち DN_N＝2μsecの場合2000DE_N≦3000 DN_N＝3μsecの場合2333＜DE_N＜3666 DN_N＝4μsecの場合3000＜DE_N4000 FMの場合、実際の長さのみによつて、公称期
間2μsec及び4μsecを有するインタバルを区別する
のは簡単である。これに反して、MFMの場合、
公称期間２，3μsec及び３，4μsecのインタバルの
中にかなりの不確定さが存在する。斯かる不確定
さは、PSn−１が即ち、インタバルＮ−１の終了
及びインタバルＮの開始を定めるパルスｎ−１ピ
ークシフトが知られている場合には、解消するこ
とができる。実際、PSn−１が知られると、
500nsecよりも短い（絶対値において）可変因子
PSnとは別にDN_N＝（DE_N−PSn−１）−PSnが知
られ、２，３，4μsecの公称長さのDN_Nに対する
関連は間違えようがない。パルスシークシフトは、それに先行するかある
いは続くインタバル公称期間に従つて変化するこ
とが更に知られているため、 PSn−１＝Ｆ（DN_N，DN_N-1）となる。関数Ｆ
は分析的に表現することがむずかしいが、実験的
に定義することができる。PSn_-1の場合、斯かる
関係は、DN_Nが未知であるため用いることがで
きない。しかしながら、この関係は、PSn_-2＝Ｆ
（DN_N-1，DN_N-2）を定義するのに用いることが
でき、DN_N-1＝DE_N-1−（PSn_-2＋PSn_-1）である
ため、PSn_-1＝DE_N-1−DN_N-1−Ｆ（DN_N-1，
DN_N-2）と言う結果を得る。言い換えれば、
PSn_-1＝F₁（DE_N-1，DN_N-1，DN_N-2）となる。尚
F₁は、例え分析的に表現することがむずかしく
ても実験的に定義できる関数的な関係式である。
従つて、DN_N＝F_1N−F₁（DE_N-1，DN_N-1，
DN_N-2）−PSnが得られる。即ちDN_N＝F₂（DE_N，
DE_N-1，DN_N-1，DN_N-2）−PSnが得られる。関
数式F₂は、メモリ３３０によつて処理される。上記の考慮及び実験的な証明によると、コード
（FB1÷FB6）及び後続の実際の期間の測定の際
に再生されるべきピークシフトを示す測定値を実
質的に与える付加的なコードに応じて実際の期間
コード（SR1−SR5）に関係すべき公称期間を定
めるコードA0，B0がMFMに用いられるメモリ
３３０領域の各位置内に記憶される。第８図、第
９図、第１０図は、MFM記録の場合に用いられ
るメモリ３３０領域のマツピングを部分的にしか
も有意義な方法で示している。FM記録の場合に
用いられるメモリ３３０領域のマツピングの説明
は明らかであるため省略する。第８図、第９図、第１０図の場合、メモリ３３
０の内容は、2048個のメモリ位置を識別する32行
64列マトリツクスで表わされている。概念的に、
各位置は行アドレス及び列アドレスによつて識別
される。列Ｂの10進法で示される行アドレスは、
コード化された形のインタバルの期間DE_Nを示
す。インタバル期間DE_Nは、列Ａの中に引用され
る。行Ｃの中で10進形として示されている列アド
レスは、実際の期間DE_N-1、及び公称期間
DN_N-1，DN_N-2で与えられる情報の組を（コード
化された形で）示す。列コードの各々の１つの関
係する各インタバルＮ−１の実際の期間は、行Ｄ
に引用される。各組の列のコードに関係する期間DN_N-1，
DN_N-2の異なつた合成は行Ｅの中に引用される。
各位置において、DE_N，DN_N，DN_N-1を示すコー
ドが10進の形で引用される。斯かる情報の各々の１つの情報の実際の値は、
列コードに関係した同じ値となる。正し、斯かる
情報は言及するインタバルはＮ−１及びＮ−２で
はなくＮ及びＮ−１の順序のインタバルである。２つの目印線によつてメモリマトリツクスを３
つのフイールド分割している。各フイールドは、
既に述べられたコードの他にそれぞれ公称期間
DN_N＝2μsec，3μsec，4μsecのコードを含む全て
のメモリ位置を含んでいる。斯かるコードは、メ
モリ３３０の出力A0，B0に与えられ、列Ｆの中
に引用される。第８図及び第１０図において銘記すべきこと
は、測定された期間DE_N（列Ａ）がDN_N＝3μsecに
関係し、斯かるインタバルＮがDN_N-1＝２又は
4μsecを有するインタバルＮ−１によつて先行さ
れる場合、測定されたDE_NとDN_N+1を定義するの
に用いられるコードによつて示されるDE_Nとの間
には一致がなく、しかし斯かるコードは、２つの
因子を考慮するために実験的に修正される実際の
期間より長い、あるいは等しいあるいは短いDE_N
を示す。即ち、２つの因子は以下のようにして考
慮する。１適当な修正方向の場合及びより高い限界リス
クを有する場合、DE_Nの個別測定における固有
の不確定エラーを考慮する。２パルスｎ−２がPSnに及ぼす且つ公式PSn＝
Ｆ（DN_N+1，DN_N）によつて考慮されない２次
影響を考慮する。パルスｎ−２がパルスｎから隔たれば隔たる
程、斯かる影響は少なくなる。言い換えれば
（DE_N−PSn_-1）とDN_Nとの差として決められる
値PSnは、実数値に対して丸められた特定のエラ
ーによつて影響され、期間DE_N-1がDN_N-1に対し
て相対的に長ければ長い程、斯かるエラーは高く
なる。この実数値は、DE_Nの増加補生によつて必
然的にPSnに適用され、長さDE_Nが長ければ長い
程、適用された補正は高くなる。第１１図は、再発生論理ユニツト４０を詳細に
示している。斯かるユニツトは、測定されたイン
タバルと及び信号LOAD OUTの公称期間を定め
る信号A1，B1に従つて矩形波ウインドー信号
RDCLK及び読み出しデータ又はタイミングパル
スRD DATAを発生する。（斯かる信号LOAD
は、62.5nsec以下に切り下げられる1250nsecの遅
延をもつて各パルスRAW DATAの受領の際に
タイミングユニツト２０によつて発生する。） FMの場合、RD CLK信号は、公称期間2μsec，
4μsecの各インタバルにわたる１半波、２半波あ
るいは位相によつてそれぞれ構成されなければな
らない。更に、FMの場合、インタバル公称期間
が2μsec，4μsecである場合、パルスRD DATA
は、それぞれ、ウインドー信号の第１（及び唯一
の）又は第２フエーズ内に完全に含まれなければ
ならない。これに反し、MFMの場合、ウインドー信号
RD CLKは、公称長さ2μsec，3μsec，4μsecの各
インタバルに対して、それぞれ２半波又は位相、
３半波又は位相、４半波又は位相によつて構成さ
れなければならず、パルスRDDATAは、インタ
バルに相当するウインドー信号の最後の位相内に
完全に含まれなければならない。ユニツト４０は、６個のＪフリツプフロツプ、
Ｋフリツプフロツプ４０１，４０２，４０４，４
０５，４０６，４０９、２つの４ビツトカウンタ
４０３，４０８、２入力ANDゲート４１１、２
入力NANDゲート４０７及び３入力NANDゲー
ト４１０からなる。フリツプフロツプ４０１は、
そのタイミング入力に信号LOAD OUTを受け、
そのリセツト入力Ｒに信号RES DATAを受け
る。フリツプフロツプ４０１によつてその残りの
入力に、永久に論理レベル１にある信号が受けら
れる。信号DATA PRESは、フリツプフロツプ
４０１の反転出力に現われる。信号DATA
PRESは、信号LOAD OUTのエツジの立ち上が
りと共に論理レベル０に落下する。信号DATA
PRESは、信号RES DATAが論理レベル０に落
ちると論理レベル１に上昇する。信号DATA
PRESは、フリツプフロツプ４０２のセツト入力
に適用され、フリツプフロツプ４０２は、そのタ
イミング入力に信号ACNTFFを受け、そのリセ
ツト入力に初期化リセツト信号RESGEを受け、
この信号RESGEは、初期カウンタの期間中のみ
論理レベル０になる。フリツプフロツプ４０２のＪ入力、Ｋ入力は、
カウンタ４０８のCARRY出力に接続される。フ
リツプフロツプ４０２の反転出力には、カウン
タ４０８のCARRY出力が論理レベル０であり、
一方信号DATA PRESが再び論理レベル１に上
昇した場合信号DATA PRESが論理レベル０に
落下し信号ACNTFFのエツジの立ち上がりと共
に再び論理レベル１に上昇すると論理レベル０に
落下する信号STARTが現われる。信号START
は、カウンタ４０３のイネーブンリグ入力に適用
され、カウンタ４０３は、そのクロツク入力に信
号CLOCKを受ける。カウンタ４０３のローデイング入力LDは、
ANDゲート４１１の出力に接続されている。斯
かるゲートは、その２つの入力に信号RESGE及
び信号ACNTCLKFFをそれぞれ受ける。カウンタ４０３のデータ入力の各々が、信号
CCLOCKのエツジの立ち上がりと共に且つ入力
LDが論理レベル０にある時に、カウンタ４０３
が10進計数値４に予めセツトされるようにするた
めに適当なレベルを受ける。STARTが論理レベ
ル０に落下すると、カウンタ４０３はその出力に
現われる情報を信号CLOCKのエツジの立ち上が
りの度に１ユニツトずつ増分する。カウンタ４０３の出力CNTIA，CNT4Aは、
フリツプフロツプ４０４のそれぞれクロツク入力
とＪ入力、Ｋ入力に接続される。斯かるフリツプ
フロツプは更に、そのセツト入力及びリセツト入
力にそれぞれ信号RESGE及び永久に論理レベル
１にある信号を受ける。フリツプフロツプ４０４
の出力Ｑ，にはそれぞれ信号ACNTFF，
Ｃが現われる。既に述べたように、信号ACNTFFは、フリツ
プフロツプ４０２のタイミング入力に適用され
る。カウンタ４０３のCARRY出力は、更にその
クロツク入力に信号CLOCKを受け且つそのセツ
トＳ及びリセツトＲ入力に永久に論理レベル１に
ある信号を受けるフリツプフロツプ４０５の入力
Ｊ，Ｋに接続される。フリツプフロツプ４０５の
出力Ｑ及びにはそれぞれ信号ACNTCLKFF，
Ａが現われる。信号
ACNTCLKFFは、ANDゲート４１１の入力に
供給される他に、そのＪ入力、Ｋ入力がカウンタ
４０８のCARRY出力に接続されているフリツプ
フロツプ４０６のクロツク入力に適用される。フ
リツプフロツプ４０６のセツト入力及びリセツト
入力は、信号RESGE及び永久に論理レベル１に
ある信号をそれぞれ受ける。フリツプフロツプ４
０６の出力Ｑ，には、信号LDCNT及び
Ｃがそれぞれ現われる。信号
Ｔは、NANDゲート４０７の入力に適用され、
ゲート４０７はその第２入力に信号
Ｃを受ける。信号RESDATAは、
NANDゲート４０７の出力に現われる。既に述べたように、斯かる信号はフリツプフロ
ツプ４０１のリセツト入力に適用される。信号
は、NANDゲート４
０７の入力に供給される他に、カウンタ４０８及
びフリツプフロツプ４０９のタイミング入力に適
用される。フリツプフロツプ４０９は、そのＪ入
力、Ｋ入力に論理レベル１，０にある信号をそれ
ぞれ受ける。更に、フリツプフロツプ４０９は、
そのセツト入力及びリセツト入力に論理レベル
１，０にある信号をそれぞれ受ける。フリツプフ
ロツプ４０９の直接出力Ｑには、信号
Ｔのエツジの立ち上がりの度に
転流する信号RDCLKが現われる。カウンタ４０８は、そのロード入力に信号
LDCNTを受け、そのイネーブリング入力に論理
レベル０にある信号を受ける。カウンタ４０８の
２つの最下位データ入力は第７図のユニツト３３
のレジスタ３３１の出力A1，B1に接続される。
これに反して、カウンタ４０８の２つの最上位デ
ータ入力は永久に論理レベル１にある信号を受け
る。カウンタ４０８は、信号LDCNTが論理レベ
ル０にある時信号の
立ち上がりエツジに対応してそのデータ入力にあ
る情報をその出力に転送する。次に、カウンタ４
０８はその出力に現われる情報を、LDCNTが論
理レベル１にある時信号
Ｆの立ち上がりエツジに対応して１ユニツト
ずつ増分する。カウンタ４０８の出力A2，B2
は、NANDゲート４１０の２つの入力に接続さ
れ、ゲート４１０はその第３入力に信号
を受ける。ユニツト４０のオペレーシヨンは、第１１図の
信号の幾つかを示している第１２図のタイミング
図を初期のリセツト状態から始めて調べると簡単
に理解できる。シーケンス（OUT４０３）エツ
ジは、16進コードの状態にあるカウンタ４０３の
状態を示す。フリツプフロツプ４０１は、第１パ
ルスLOAD OUT（瞬間t1）の受領の際にセツト
され、従つて、DATAPRESは、０に落ち、フリ
ツプフロツプ４０２をセツトする。STARTは、
０に落ち、カウンタ４０３が計数するようにイネ
ーブルする。カウンタ４０３が計数状態８に達す
ると、出力CNT4Aは、０に落ち、フリツプフロ
ツプ４０４がその直後のCLOCKによつてリセツ
ト（ACNTFF＝０）される。カウンタ４０３が
計数状態Ｃに達すると、出力CNT4Aは再び１に
上昇し、フリツプフロツプ４０４はその直後の
CLOCKによつてセツト（ACNTFF＝１）され
る。ACNTFFのエツジが立ち上がつても、フリ
ツプフロツプ４０２は修正されない。何となれ
ば、カウンタ４０８からの出力の信号CARRY４
０８が論理レベル１にあるからである。カウンタ
４０３が計数状態Ｆに達すると、その出力
CARRYは０に落下する（CARRY４０３＝０）。
フリツプフロツプ４０５は、従つて、その直後の
CLOCK（瞬間t2）によつてリセツト
（ACNTCLKFF＝０及びACNTCLKFF＝１）さ
れる。カウンタ４０８は、信号ACNTCLKFFの立ち
上がりエツジによつてロード（LDCNT＝０）す
るようにイネーブルされる。パルスRAWDATA（パルスLOADOUTを発生
した）に先行する測定されたインタバルの公称期
間を定める２進情報が出力A2，B2に現われる。即ち、MFMの場合公称長さが2μsecの場合、
A2＝０及びB2＝１公称長さが3μsecの場合、A2＝１及びB2＝
０公称長さが4μsecの場合、A2＝０及びB2＝
０ A2＝０及びB2＝１の場合は、第１２図のダイ
アグラムによつて示されている。更に、の立ち上が
りエツジにより、フリツプフロツプ４０９は転流
し、信号RDCLKは１に上昇しこれによりパルス
LOADOUTに関連するインタバルの第１フエー
ズの開始を定める。信号RES DATAが０（
Ｆ＝１及び＝１）に落下する
と同時に、フリツプフロツプ４０１はリセツトさ
れ、DATA PRESは１に上昇し、カウンタ４０
３は計数状態０に達し、CARRY４０３は１に上
昇し、これに対しCNT4Aは０に落下する。直後のCLOCKによつて、カウンタ４０３は
（ACNTCLKFF＝０であるために）計数値４に
構成されるが、フリツプフロツプ４０４はセツト
の状態に留まり、フリツプフロツプ４０５はフリ
ツプフロツプ４０６と同様にセツトされる。しか
しRESDATAは再び１に上昇する。次に、カウ
ンタ４０３が計数状態８に達すると、CNT4A
は、０に落ち、フリツプフロツプ４０４は
CLOCKの後続の立ち上がりエツジによつてリセ
ツトされる。カウンタ４０３が計数状態Ｃに達す
るとCNT4Aは再び１に上昇する。フリツプフロ
ツプ４０４は、後続のCLOCKによつて再びセツ
トされる。ACNTFFの立ち上がりエツジは、
CARRY４０８＝１であるためフリツプフロツプ
４０２のセツト状態を修正することが無い。カウンタ４０３が計数状態Ｆに達すると、
CARRY４０３は０に落ちる。直後のCLOCKに
より、即ち、瞬間t3において、次の事象が起き
る。即ち、フリツプフロツプ４０５がリセツトされる
（ACNTCLKFF＝０及び
Ｆ＝１）。フリツプフロツプ４０９がトグルし、RDCLK
が０に落ちる。カウンタ４０８が１ユニツトずつ増分し、それ
がA2＝０，B2＝１であつた場合、計数状態Ｆに
達し、CARRY４０８が０に落ちる。カウンタ４０３は、計数状態０にセツトされ、
CARRY４０３は１に上昇する。瞬間t3において、後続のCLOCKにより、カウ
ンタ４０３は計数状態４にセツトされ、フリツプ
フロツプ４０５がセツトされる。 ACNTCLKFFの立ち上がりエツジによつて、
フリツプフロツプ４０６のリセツトをもたらし、
LDCNTが０に落ちる。カウンタ４０３が計数状
態８に達すると、フリツプフロツプ４０４がリセ
ツトされ、が１に上昇する
（瞬間t4）。この時点になると、A2＝１及びB2＝
１であるため、信号RDDATAは０に落ち、この
信号はフリツプフロツプ４０４が再びセツト（瞬
間t5）される迄０に留まる。この瞬間において、
CARRY４０８＝０であるためフリツプフロツプ
４０２もリセツトされる。START信号は１に置
かれ、カウンタ４０３は従つて状態Ｄに停止す
る。これに対応して、ユニツト４０は新しいパル
スLOADOUTが受けられる迄この様に定められ
た状態に保持される。第１２図のダイアグラムは、斯かるパルスが瞬
間t6において受けられることを示している。フリ
ツプフロツプ４０１は信号LOADOUTの受領に
おいてセツトされ、DATAPRESは０に落ちる。
フリツプフロツプ４０２はセツトされ、START
は０に落ちる。カウンタ４０３は増分を開始し、
この時間は状態Ｄから始まる。カウンタ４０３が
状態Ｆ（瞬間t7）に達すると、フリツプフロツプ
４０５がリセツトされ、ACNTCLKFFが０に落
ちこれに対しが１に
上昇する。斯くして、瞬間t7において、信号
RDCLKが転流し、RESDATAが０に落ちる。こ
の他に、カウンタ４０８は新しい情報に、新しく
受けられたパルスLOADOUTに相対的な公称期
間をロードし、CARRY４０８は再び１に上昇す
る。後続のCLOCKにより、フリツプフロツプ４０
６はセツトされ、瞬間t2に続く既に述べられた全
ての事象が順次起きる。第１２図のダイアグラムは、レジスタ４０８か
ら受けられた情報A1＝０及びB1＝０の場合、即
ち2μsecの公称インタバル期間の場合を示してい
る。A1＝１及びB1＝０の場合、即ち3μsecの公
称インタバルの場合、瞬間t3において、信号
CARRY４０８は１に留まり、後続のCLOCKに
より、フリツプフロツプ４０６はセツトの状態に
保持され、LDCNTは１に留まることを証明する
のは簡単である。従つて、一連の事象が時間イン
タバルt2，t3に対して述べられた瞬間に等しい瞬
間t3に続くが、異なる点は、信号RESDATAが
変化しないことである。次に斯かるシーケンスに
は、インタバルt3，t4などについて述べられた事
象のシーケンスが続く。 A1＝０及びB1＝０の場合、即ち4μsecの公称
インタバルの場合においても、瞬間t3において信
号CARRY４０８は１に留まり、t3の後には、時
間t2，t3に対して述べられた事象と同等の２つの
事象のシーケンスが続くが、異なる点は信号
RESDATAが変化しないことである。いずれに
しても、各シーケンスの終了時において、信号
RDCLKのトグリングが起きる。結論を述べると、CLOCK期間が62.5nsecであ
ることを念頭に入れると、ユニツト４０の動作は
以下の通りである。ユニツト４０はパルスLOAD OUTによつてイ
ネーブルされる。パルスLOAD OUT受領から３
×62.5＝187.5nsecの後（正しLOAD OUTが最初
に受けられた信号である場合は除く）ユニツト４
０は、位相信号RDCLKをトグルし、カウンタ４
０８をロードし、13×62.5nsecの長さを有する第
１シーケンスを活性化する。この第１シーケンス
はそれぞれ2μsec，3μsec，4μsecであるカウンタ
４０８にロードされた公称期間に応じて１回、２
回、３回実行される。如何なる場合においても、
信号RDCLKはシーケンスの開始においてトグル
する。言い換えれば、１ウインドー信号位相、２
ウインドー信号位相３ウインドー信号位相が達成
される。一担、予め確立された数の第１シーケンスが実
行されると、第２シーケンスが、新しいパルス
LOAD OUTであつて（13×62.5＝812.5nsecより
短くないLOAD OUTの受領に従つて長さが可変
となるように活性化される。この第２シーケンス
の開始において、信号RDCLKがトグルし、新し
いウインドー信号位相が発生する。更に、斯かる
位相の期間中、位相の開始に対して６×62.5＝
374.5nsecの遅延をもつて開始し、位相の開始に
対して10×62.5＝625nsecの遅延をもつて終了す
る信号RDDATA＝０が発生する。斯かる信号
RDDATAは常に対応する位相内にある。第１２図のダイアグラムは、ユニツト４０が活
性でない時に受けられるパルスLOADOUTの場
合を示している。実際、パルスLOADOUTはユ
ニツトが依然として活性の時に受けられる。例え
ば、これは、MFMの場合、4μsecあるいは3μsec
の公称インタバルの後に2μsecの公称インタバル
が続くと起き得る。ユニツト４０が、速度エラー
が±12.5％の範囲内にある場合、斯かる場合にお
いても、情報損失無しに正しく動作する。例え
ば、4μsecの公称インタバルの後に、それぞれが
順次検出される2μsecの２つの公称インタバルが
続いたと仮定する。従つて、4μsecの公称インタ
バルに相当するパルスLOADOUTの後には2000
−12.5％＝1750nsecより長い時間インタバルの後
の2μsecの公称インタバルに相当する第２パルス
LOADOUTが続き、且つ3500nsecより長い時間
インタバルの後の第３パルスLOADOUTが長く。
この第２パルスは従つて、第１シーケンスの受領
が依然と続いており、フリツプフロツプ４０１が
既にリセツトされている時に受けられる。この第
２パルスLOADOUTの受領の時に、フリツプフ
ロツプ４０１は再びセツトされ、従つて第２シー
ケンス（第１２図）の瞬間t5において、ユニツト
４０は、停止する代わりに、第２シーケンスの完
了を継続する。フリツプフロツプ４０１は、４×812.5＋３×
62.5＝3500nsecが経過すると、即ち第３パルス
LOADOUTが受けられる前に再びリセツトされ
る。従つて、第3LOADOUTパルスを検出するこ
とができる。ユニツト４０の動作範囲を増加するためには、
位相長さを減少できることが明らかでありあるい
はフリツプフロツプ４０１をそこに記憶された情
報を読み出すための論理ネツトワークを有する
FIFOメモリ（先入れ先出し方式）に置き換える
ことができる。本発明の範囲から逸脱することなく幾つかの他
の修正をデジタル位相ロツク装置に行うことがで
きることが明らかである。特にFM記録の場合に
ついても、出力PR1÷PR6によつて読み出され且
つインタバルＮ−１の実際のDE_N-1及び公称
DN_N-1期間をコード化された形で表わす幾つかの
コードをメモリ３３０に記録することができる。
これによると、インタバルＮの公称期間DN_Nの
前のインタバル期間の関数としての決定における
区別限度を増加することが可能である。本発明に
係る好ましい実施例に用いられる回路のリストを
次に示す。 − 米国企業のテクサス（TEXAS）社からコー
ド74LS109Aで市販されているフリツプフロツ
プ２１，２３，３４０，３４１，４０１，４０
２，４０４，４０５，４０６，４０９回路 − 米国企業TEXAS社からコード74LS169Aで
市販されているカウンタ２２，３１０，３１
１，３４２，３４６，３４７，４０３，４０８
回路 − 米国企業TEXAS社からコード74LS195Aで
市販されているシフトレジスタ２５回路 − 米国企業TEXAS社からコード74LS374Aで
市販されているラツチングレジスタ３４９，３
３１回路 − 米国企業フエアチヤイルド（FAIRCHILD）
社からコード2732で市販されているメモリ３２
０回路 − 米国企業FAIRCHILD社からコード2732で
市販されているメモリ３３０回路

【図面の簡単な説明】

第１図は、本発明に係るデジタル装置を含む代
表的なデータ処理システムのブロツク図、第２図
は、本発明に係るデジタル装置のブロツク図、第
３図、第４図、及び第５図は、それぞれ、第２図
のデジタル装置のタイミングユニツト、測定ユニ
ツト、及び速度エラー検出ユニツトの詳細な図、
第６図は、第３図、第４図、及び第５図の回路の
幾つかの点に存在する信号のタイミング図、第７
図は、第２図の装置の速度エラー補償ユニツト及
びピークシフトエラー補償ユニツトの詳細な図、
第８図、第９図、及び第１０図は、第７図のピー
クシフト補償ユニツトに含まれるメモリのマツピ
ングをMFM記録情報の再生に関して表わした
図、第１１図は、第２図のデジタル装置の再生ユ
ニツトの詳細な図、第１２図は、第１１図の回路
の幾つかの点に存在する信号のタイミング図。２０，３１……タイミング測定手段、３２……
論理手段、３４０，３４２……期間計数手段、３
４６，３４７……期間カウンタ、３４９……レジ
スタ。

Claims

【特許請求の範囲】１公称速度を中心とする速度にて移動する磁気
媒体に、FMあるいはMFMで記録されているデ
ータの再生システム用デジタル装置であつて、上
記磁気媒体の読み出しによつて上記装置の入力
に、各々の２つの後続のデータパルスが可変時間
インタバルを識別するタイミング／データパルス
のシーケンスを与え、クロツクパルス発生器から
受けられるクロツクパルスによつてクロツクされ
るデジタル装置において、上記クロツクパルス及び上記タイミング／デー
タパルスに応答するタイミング及び測定手段２
０，３１であつて、上記タイミング／データパル
スの各ｎ番目のパルスの受領の後に、上記の受領
されたｎ番目のタイミング／データパルスに対し
て適当に遅延された活性化パルス（LOAD
OUT）と共に、上記タイミング／データパルス
の上記タイミング／データパルスｎとその直前の
パルスｎ−１との間の時間インタバルＮの実際の
時間を示す第１コード（CNT1−６）出力するタ
イミング及び測定手段２０，３１、上記インタバルＮの実際の期間が、予め確立さ
れた長さ以下の期間にわたつて予め確立された公
称期間と異なる場合上記第１コードを入力に受け
且つ第１レベルにある第１制御信号（NOM
INT）を出力する論理手段３２、上記第１制御信号及び上記活性化パルスを入力
する速度エラー検出及び記憶手段であつて、公称
速度に対する上記磁気媒体の速度エラーを示す第
２コードであり上記制御信号が活性化パルス間の
予め確立された数の後続期間第１レベルにあると
きに更新される第２コードを出力する速度エラー
検出記憶手段、上記第１コード及び第２コードを入力し且つ上
記媒体の速度エラーに対して修正された上記イン
タバルＮの期間を示す第３コード（SR1−５）を
出力する速度エラー修正手段３２、第１組のアドレス入力に上記Ｎインタバルに関
係する上記第３コードを受け且つMFMデータ記
録の場合、第２組のアドレス入力に少なくとも直
前に先行するインタバルＮ−１の速度に対して修
正された期間だけでなく上記Ｎインタバルの直前
の複数のインタバルの公称期間を示す第４コード
（FB1−６）を受けるトランスコーデイグメモリ
の形にあるピークシフト修正手段であつて、第１
出力組に上記Ｎインタバルに関係しなければなら
ない公称期間を示す第５コードを供給し且つ第２
出力組に、少なくともMFデータ記録の場合、上
記Ｎインタバルの速度に対して修正された期間ば
かりでなく、上記Ｎインタバルと、少なくとも先
行するインタバルＮ−１に関係する公称期間を示
す第６コード（PR1−６）とを供給するピークシ
フト修正手段、上記活性化パルスによつてクロツクされるラツ
チング手段であつて、１つの上記活性化パルスの
前に上記第６コードを入力し且つ上記の１つの活
性化パルスによるクロツキングの後上記第６コー
ドを上記第２組のアドレス入力に対する上記第４
コードとして出力するラツチング手段、上記第５コードを入力し且つ上記活性化パルス
によつてトリガされるウインドー及び信号発生手
段であつて、上記第５コードに関係するインタバ
ルの公称期間を示す多数の交替を有するウインド
ー信号及び上記ウインドー信号の最後の交替との
適当なパルス関係を有するタイミング／データ再
発生パルスを出力するウインドー及び信号発生手
段。を含むことを特徴とするデジタル装置。２上記論理手段及び上記速度エラー修正手段
が、上記第１コード及び上記第２コードによつて
アドレスされる第２トランスコーデイングメモリ
であつて上記第１制御信号及び上記第３コードを
出力に送る第２コードトランスコーデイングメモ
リを含むことを特徴とする特許請求の範囲第１項
に記載のデジタル装置。３上記速度エラー検出及び記憶手段が、上記活性化パルスと、上記第１制御信号と、に
応答する期間計数手段３４０，３４２であつて、
上記第１制御信号が第１レベルに上昇したことあ
るいは上記第１制御信号が活性化パルス間の予め
確立された数の後続の期間にわたつて上記第１レ
ベルに留まることを示す上記第１レベルにある第
２制御信号を出力する期間計数手段３４０，３４
２、第１レベルにある上記第２制御信号によつて予
め確立された状態にセツトされた期間カウンタ３
４６，３４７であつて、クロツクパルスの受領に
際して増分する期間カウンタ３４６，３４７、及
び上記期間カウンタの出力に接続されている入力
を有し且つ上記第１制御信号が上記の予め確立さ
れた数の後続の期間にわたつて上記第１レベルに
留まることを示す第１レベルにある上記第２制御
信号によつてイネーブルされ、少なくとも、上記
期間カウンタによつて達成される状態計数の最上
位部分であつて、上記第２コードとして上記レジ
スタの出力に供給される最上位部分をラツチする