JPH056443A - コンピユータシステム - Google Patents
コンピユータシステムInfo
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- JPH056443A JPH056443A JP3181994A JP18199491A JPH056443A JP H056443 A JPH056443 A JP H056443A JP 3181994 A JP3181994 A JP 3181994A JP 18199491 A JP18199491 A JP 18199491A JP H056443 A JPH056443 A JP H056443A
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- wiring
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/38—Information transfer, e.g. on bus
- G06F13/40—Bus structure
- G06F13/4063—Device-to-bus coupling
- G06F13/4068—Electrical coupling
- G06F13/4072—Drivers or receivers
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F1/00—Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
- G06F1/24—Resetting means
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- Theoretical Computer Science (AREA)
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- General Physics & Mathematics (AREA)
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- Logic Circuits (AREA)
- Microcomputers (AREA)
Abstract
(57)【要約】
【目的】 入力専用回路３Ｘのデータを、追加配線等の
処理をせずに強制的に確定して、周辺回路１Ｂの誤動作
を防ぐ。 【構成】 入力専用回路ブロック３Ｘの入力側に、入力
専用回路ブロック３Ｘと周辺回路１Ｂを接続する配線３
Ｓの電位レベルを強制的に電源電位レベル又はグランド
レベルに固定する確定手段を設けたものである。
処理をせずに強制的に確定して、周辺回路１Ｂの誤動作
を防ぐ。 【構成】 入力専用回路ブロック３Ｘの入力側に、入力
専用回路ブロック３Ｘと周辺回路１Ｂを接続する配線３
Ｓの電位レベルを強制的に電源電位レベル又はグランド
レベルに固定する確定手段を設けたものである。
Description
【０００１】
【産業上の利用分野】この発明はコンピュータシステム
に関し、特にポート機能部の空き端子処理に関するもの
である。
に関し、特にポート機能部の空き端子処理に関するもの
である。
【０００２】
【従来の技術】マイクロコンピュータにおけるポート機
能として、中央演算処理装置（以下ＣＰＵという）から
外部へデータ出力を行う機能と、外部からＣＰＵへデー
タ入力を行う機能と、他の周辺回路への入力としての機
能と、他の周辺回路からの出力としての機能がある。こ
れらのポート機能は、入出力ポート端子と外部端子とを
独立して設けているものと、端子数を削減するために入
出力ポート端子と外部端子を兼用しているものとがあ
る。図３は、シングルチップマイクロコンピュータに用
いられる従来の入出力ポート端子と外部端子を兼用した
ポート機能のブロック図の一例である。１は周辺回路の
１つとしてのポート機能部１Ａの外部端子、２はＣＰＵ
２Ａとのデータの入出力を行う入出力回路ブロック、３
は他の周辺回路１Ｂと接続する入力専用回路ブロックで
ある。３ａ，３ｂ，３ｃはＮＯＴ回路であり、３ｂと３
ｃでラッチ回路３Ａを構成している。１Ｓは外部端子
１、入出力回路ブロック２、入力専用回路ブロック３を
つなぐ配線（第１の配線）である。３Ｓは入力専用回路
ブロック３と他の周辺回路１Ｂをつなぐ配線（第３の配
線）、２Ｓは入出力回路ブロック２とＣＰＵ２Ａをつな
ぐ配線（第２の配線）である。図３において、従来のポ
ート機能では外部端子１を使用しない場合でも、外部端
子１に電位を与えることによって、入力専用回路ブロッ
ク３への入力データを確定する必要があった。尚、上記
周辺回路１Ｂとしては割込み回路，タイマ回路，シリア
ルＩ／Ｏ，Ａ／Ｄ又はＤ／Ａ変換器，スタート信号発生
回路等があげられる。
能として、中央演算処理装置（以下ＣＰＵという）から
外部へデータ出力を行う機能と、外部からＣＰＵへデー
タ入力を行う機能と、他の周辺回路への入力としての機
能と、他の周辺回路からの出力としての機能がある。こ
れらのポート機能は、入出力ポート端子と外部端子とを
独立して設けているものと、端子数を削減するために入
出力ポート端子と外部端子を兼用しているものとがあ
る。図３は、シングルチップマイクロコンピュータに用
いられる従来の入出力ポート端子と外部端子を兼用した
ポート機能のブロック図の一例である。１は周辺回路の
１つとしてのポート機能部１Ａの外部端子、２はＣＰＵ
２Ａとのデータの入出力を行う入出力回路ブロック、３
は他の周辺回路１Ｂと接続する入力専用回路ブロックで
ある。３ａ，３ｂ，３ｃはＮＯＴ回路であり、３ｂと３
ｃでラッチ回路３Ａを構成している。１Ｓは外部端子
１、入出力回路ブロック２、入力専用回路ブロック３を
つなぐ配線（第１の配線）である。３Ｓは入力専用回路
ブロック３と他の周辺回路１Ｂをつなぐ配線（第３の配
線）、２Ｓは入出力回路ブロック２とＣＰＵ２Ａをつな
ぐ配線（第２の配線）である。図３において、従来のポ
ート機能では外部端子１を使用しない場合でも、外部端
子１に電位を与えることによって、入力専用回路ブロッ
ク３への入力データを確定する必要があった。尚、上記
周辺回路１Ｂとしては割込み回路，タイマ回路，シリア
ルＩ／Ｏ，Ａ／Ｄ又はＤ／Ａ変換器，スタート信号発生
回路等があげられる。
【０００３】次に動作について、図３を用いて説明す
る。ポート機能をデータの入力を行うために用いる場
合、外部端子１から入力されたデータは配線１Ｓ，入出
力回路ブロック２，配線２Ｓを介してＣＰＵ２Ａに入力
される。データの出力を行うために用いる場合、ＣＰＵ
２Ａからのデータは配線２Ｓ，入出力回路ブロック２，
配線１Ｓを介して外部端子１に出力される。他の周辺回
路１Ｂへの入力信号として用いる場合、外部端子１から
入力された信号が配線１Ｓ，入力専用回路ブロック３，
配線３Ｓを介して他の周辺回路１Ｂへ入力される。ま
た、他の周辺回路１Ｂへの入力信号として用いる場合、
外部端子１にデータが入力されていなければ、配線１Ｓ
の電位が電源電位レベルとグランドレベルとの間の不安
定な状態になり配線３Ｓへの出力が不定となる。このよ
うに配線３Ｓの出力が不定となると他の周辺回路１Ｂの
誤動作の原因となるため、外部端子１に電位を与え入力
データを確定する必要がある。
る。ポート機能をデータの入力を行うために用いる場
合、外部端子１から入力されたデータは配線１Ｓ，入出
力回路ブロック２，配線２Ｓを介してＣＰＵ２Ａに入力
される。データの出力を行うために用いる場合、ＣＰＵ
２Ａからのデータは配線２Ｓ，入出力回路ブロック２，
配線１Ｓを介して外部端子１に出力される。他の周辺回
路１Ｂへの入力信号として用いる場合、外部端子１から
入力された信号が配線１Ｓ，入力専用回路ブロック３，
配線３Ｓを介して他の周辺回路１Ｂへ入力される。ま
た、他の周辺回路１Ｂへの入力信号として用いる場合、
外部端子１にデータが入力されていなければ、配線１Ｓ
の電位が電源電位レベルとグランドレベルとの間の不安
定な状態になり配線３Ｓへの出力が不定となる。このよ
うに配線３Ｓの出力が不定となると他の周辺回路１Ｂの
誤動作の原因となるため、外部端子１に電位を与え入力
データを確定する必要がある。
【０００４】また図４に、外部端子と入出力ポート端子
とを兼用しない場合のポート機能のブロック図を示す。
この場合、ポート機能部１Ｗには入力ポート端子１ｂ，
出力ポート端子１ｃ，外部端子１ａが独立して設けられ
る。この場合も、出力ポート端子１ｃに空き端子があれ
ば配線１Ｓの電位が不安定となり、周辺回路１Ｂの誤動
作を招くため、空き端子に電位を与える必要がある。
尚、入力ポート端子１ｂはＣＰＵ２Ａに接続されている
ので空き端子は出ない。しかし出力ポート端子１ｃは接
続する周辺回路の数により空き端子がでる場合がある。
また、入出力ポート端子１ｂ，１ｃには、中央処理装
置，周辺回路より、これらと回路ブロック２，３との接
続，切離しを行なうスイッチング素子（図示せず）のＯ
Ｎ，ＯＦＦ信号が送られ、上記のようなポート機能を実
行する。
とを兼用しない場合のポート機能のブロック図を示す。
この場合、ポート機能部１Ｗには入力ポート端子１ｂ，
出力ポート端子１ｃ，外部端子１ａが独立して設けられ
る。この場合も、出力ポート端子１ｃに空き端子があれ
ば配線１Ｓの電位が不安定となり、周辺回路１Ｂの誤動
作を招くため、空き端子に電位を与える必要がある。
尚、入力ポート端子１ｂはＣＰＵ２Ａに接続されている
ので空き端子は出ない。しかし出力ポート端子１ｃは接
続する周辺回路の数により空き端子がでる場合がある。
また、入出力ポート端子１ｂ，１ｃには、中央処理装
置，周辺回路より、これらと回路ブロック２，３との接
続，切離しを行なうスイッチング素子（図示せず）のＯ
Ｎ，ＯＦＦ信号が送られ、上記のようなポート機能を実
行する。
【０００５】
【発明が解決しようとする課題】従来のポート機能にお
いて、他の周辺回路１Ｂへの入力専用回路としての機能
を有している場合に、外部端子１をデータの入出力とし
て用いず、かつ、他の周辺回路への入力専用回路の入力
端子として使用しない場合（外部端子とポート端子を兼
用しているもの）、または出力ポート端子１ｃに空き端
子がある場合（兼用していないもの）、現在の回路では
配線３Ｓの電位が不安定となり他の周辺回路への入力信
号が不定となる。そのために、周辺回路１Ｂが誤動作し
たり、貫通電流が流れたりという問題が生じる。従っ
て、上記外部端子１，または空きの出力ポート端子１ｃ
に配線等を追加して電位を与えることによって、データ
を確定する方法をとらなければならなかった。
いて、他の周辺回路１Ｂへの入力専用回路としての機能
を有している場合に、外部端子１をデータの入出力とし
て用いず、かつ、他の周辺回路への入力専用回路の入力
端子として使用しない場合（外部端子とポート端子を兼
用しているもの）、または出力ポート端子１ｃに空き端
子がある場合（兼用していないもの）、現在の回路では
配線３Ｓの電位が不安定となり他の周辺回路への入力信
号が不定となる。そのために、周辺回路１Ｂが誤動作し
たり、貫通電流が流れたりという問題が生じる。従っ
て、上記外部端子１，または空きの出力ポート端子１ｃ
に配線等を追加して電位を与えることによって、データ
を確定する方法をとらなければならなかった。
【０００６】この発明は、上記のような問題点を解消す
るためになされたもので、入出力ポート端子を兼用した
外部端子を入力として使用しない場合や、出力ポート端
子に空き端子がある場合でも、これらの端子に、配線の
追加処理等を施して電位を与える必要がなく、他の周辺
回路の誤動作等を防ぐことができるコンピュータシステ
ムを得ることを目的としたものである。
るためになされたもので、入出力ポート端子を兼用した
外部端子を入力として使用しない場合や、出力ポート端
子に空き端子がある場合でも、これらの端子に、配線の
追加処理等を施して電位を与える必要がなく、他の周辺
回路の誤動作等を防ぐことができるコンピュータシステ
ムを得ることを目的としたものである。
【０００７】
【課題を解決するための手段】この発明のコンピュータ
システムは、入力専用回路ブロックの入力側に、入力専
用回路ブロックと周辺回路を接続する第３の配線の電位
レベルを強制的に電源電位レベル又はレベルに固定する
確定手段（ＮＯＲ回路１１，ＮＡＮＤ回路２１，ラッチ
回路１６，リセット回路１７，トランジスタ１２，１
３）を設けたものである。
システムは、入力専用回路ブロックの入力側に、入力専
用回路ブロックと周辺回路を接続する第３の配線の電位
レベルを強制的に電源電位レベル又はレベルに固定する
確定手段（ＮＯＲ回路１１，ＮＡＮＤ回路２１，ラッチ
回路１６，リセット回路１７，トランジスタ１２，１
３）を設けたものである。
【０００８】
【作用】この発明におけるポート機能部の確定手段は、
入力端子として使用しない外部端子や、出力ポート端子
の空き端子の配線等の追加処理を不要にでき、しかも、
ポート機能部の、データ出力に設定するまでの期間に生
じる貫通電流を無くすことができる。
入力端子として使用しない外部端子や、出力ポート端子
の空き端子の配線等の追加処理を不要にでき、しかも、
ポート機能部の、データ出力に設定するまでの期間に生
じる貫通電流を無くすことができる。
【０００９】
実施例１ 以下にこの発明の一実施例を、図１に基づいて説明す
る。尚、図３，４の従来例と同一のものは同一符号を付
して説明を省略する。図１において、１Ｘは本発明の周
辺回路の１つとしてのポート機能部であり、入力専用回
路ブロック３Ｘを備えている。この入力専用回路ブロッ
ク３Ｘは２入力ＮＯＲ回路１１を有しており、一方の入
力側が配線１Ｓに接続され、出力側が従来のＮＯＴ回路
３ｂ，３ｃのラッチ回路３Ａの入力側に接続されてい
る。このＮＯＲ回路１１の他方の入力側にはＮチャネル
トランジスタ１２，１３がラッチ回路１６を構成するＮ
ＯＴ回路１４，１５を介して並列接続されている。トラ
ンジスタ１２のゲート１２Ｇにはリセット回路１７が接
続されている。これらで確定手段を構成している。１８
は電源スイッチである。また、トランジスタ１３のゲー
ト１３Ｇにはプログラムから成る解除手段１９が接続さ
れる。すなわち、入力専用回路ブロック３Ｘの入力側に
確定手段を設けた構成となっている。次に、図１を用い
てこの発明の一実施例によるポートの機能について詳細
な説明を行う。電源スイッチ１８を投入するとリセット
回路１７からの初期化信号によりトランジスタ１２が一
瞬ＯＮになる。次にトランジスタ１３が電源電位レベル
（以下“Ｈｉｇｈ”と称す。）となり、トランジスタ１
２が一定期間開くので、ＮＯＴ回路１５の入力がグラン
ドレベル（以下“Ｌｏｗ”と称す。）になり、ＮＯＴ回
路１５の出力はＨｉｇｈになる。そして、ＮＯＴ回路１
４，１５で構成するラッチ回路１６からＮＯＲ回路１１
への入力がＨｉｇｈに固定される。ＮＯＲ回路１１に対
する１つの入力がＨｉｇｈなので、ＮＯＲ回路１１の出
力はＬｏｗになり、ＮＯＴ回路３ｃの入力がＬｏｗにな
り、ＮＯＴ回路３ｃの出力はＨｉｇｈになる。そして、
ラッチ回路３Ａから配線３Ｓに対する出力がＨｉｇｈに
固定される。すなわち、配線３Ｓの電位レベルがＨｉｇ
ｈに固定される。これによって、他の周辺回路１Ｂへの
入力をＨｉｇｈに確定することができるので、外部端子
１での空き端子の追加配線等の処理は不要となる。他の
周辺回路１Ｂを動作させるために必要な設定を行うとき
は解除手段１９より発生する信号により、トランジスタ
１３のゲート１３ＧがＨｉｇｈとなりトランジスタ１３
が一定期間開くので、ＮＯＴ回路１４の入力がＬｏｗに
なり、出力はＨｉｇｈになる。そして、ラッチ回路１６
からＮＯＲ回路１１への入力がＬｏｗに固定される。Ｎ
ＯＲ回路１１に対する１つの入力がＬｏｗに固定されて
いるので、ＮＯＲ回路１１の出力は外部端子１からの入
力によって決定する。よって従来どおり、他の周辺回路
１Ｂの出力動作を行なうことができる。
る。尚、図３，４の従来例と同一のものは同一符号を付
して説明を省略する。図１において、１Ｘは本発明の周
辺回路の１つとしてのポート機能部であり、入力専用回
路ブロック３Ｘを備えている。この入力専用回路ブロッ
ク３Ｘは２入力ＮＯＲ回路１１を有しており、一方の入
力側が配線１Ｓに接続され、出力側が従来のＮＯＴ回路
３ｂ，３ｃのラッチ回路３Ａの入力側に接続されてい
る。このＮＯＲ回路１１の他方の入力側にはＮチャネル
トランジスタ１２，１３がラッチ回路１６を構成するＮ
ＯＴ回路１４，１５を介して並列接続されている。トラ
ンジスタ１２のゲート１２Ｇにはリセット回路１７が接
続されている。これらで確定手段を構成している。１８
は電源スイッチである。また、トランジスタ１３のゲー
ト１３Ｇにはプログラムから成る解除手段１９が接続さ
れる。すなわち、入力専用回路ブロック３Ｘの入力側に
確定手段を設けた構成となっている。次に、図１を用い
てこの発明の一実施例によるポートの機能について詳細
な説明を行う。電源スイッチ１８を投入するとリセット
回路１７からの初期化信号によりトランジスタ１２が一
瞬ＯＮになる。次にトランジスタ１３が電源電位レベル
（以下“Ｈｉｇｈ”と称す。）となり、トランジスタ１
２が一定期間開くので、ＮＯＴ回路１５の入力がグラン
ドレベル（以下“Ｌｏｗ”と称す。）になり、ＮＯＴ回
路１５の出力はＨｉｇｈになる。そして、ＮＯＴ回路１
４，１５で構成するラッチ回路１６からＮＯＲ回路１１
への入力がＨｉｇｈに固定される。ＮＯＲ回路１１に対
する１つの入力がＨｉｇｈなので、ＮＯＲ回路１１の出
力はＬｏｗになり、ＮＯＴ回路３ｃの入力がＬｏｗにな
り、ＮＯＴ回路３ｃの出力はＨｉｇｈになる。そして、
ラッチ回路３Ａから配線３Ｓに対する出力がＨｉｇｈに
固定される。すなわち、配線３Ｓの電位レベルがＨｉｇ
ｈに固定される。これによって、他の周辺回路１Ｂへの
入力をＨｉｇｈに確定することができるので、外部端子
１での空き端子の追加配線等の処理は不要となる。他の
周辺回路１Ｂを動作させるために必要な設定を行うとき
は解除手段１９より発生する信号により、トランジスタ
１３のゲート１３ＧがＨｉｇｈとなりトランジスタ１３
が一定期間開くので、ＮＯＴ回路１４の入力がＬｏｗに
なり、出力はＨｉｇｈになる。そして、ラッチ回路１６
からＮＯＲ回路１１への入力がＬｏｗに固定される。Ｎ
ＯＲ回路１１に対する１つの入力がＬｏｗに固定されて
いるので、ＮＯＲ回路１１の出力は外部端子１からの入
力によって決定する。よって従来どおり、他の周辺回路
１Ｂの出力動作を行なうことができる。
【００１０】実施例２ 図２は、図１のＮＯＲ回路１１をＬの２入力ＮＡＮＤ回
路２１に置き換えたものである。これによって、リセッ
ト回路１７からの初期化信号をトランジスタ１３のゲー
ト１３Ｇに入力することで配線３Ｓの電位レベルをＬｏ
ｗに確定する。そして、解除手段１９により他の周辺回
路１Ｂを動作させるために必要な設定を行うときに発生
する信号トランジスタ１２のゲート１２Ｇに入力するこ
とで、ＮＡＮＤ回路２１の出力を外部端子１からの入力
によって決定する。尚、配線３Ｓの電位レベルをＨｉｇ
ｈにするかＬｏｗにするかは他の周辺回路１Ｂがどちら
で作動するかによって決める。したがって上記各実施例
によれば、確定手段により空き端子の配線追加等の処理
を行なうことなく、周辺回路１Ｂの誤動作を防ぐことが
できる。尚、１Ｙは実施例２のポート機能部、３ＹはＮ
ＡＮＤ回路２１から成る入力専用回路ブロックである。
路２１に置き換えたものである。これによって、リセッ
ト回路１７からの初期化信号をトランジスタ１３のゲー
ト１３Ｇに入力することで配線３Ｓの電位レベルをＬｏ
ｗに確定する。そして、解除手段１９により他の周辺回
路１Ｂを動作させるために必要な設定を行うときに発生
する信号トランジスタ１２のゲート１２Ｇに入力するこ
とで、ＮＡＮＤ回路２１の出力を外部端子１からの入力
によって決定する。尚、配線３Ｓの電位レベルをＨｉｇ
ｈにするかＬｏｗにするかは他の周辺回路１Ｂがどちら
で作動するかによって決める。したがって上記各実施例
によれば、確定手段により空き端子の配線追加等の処理
を行なうことなく、周辺回路１Ｂの誤動作を防ぐことが
できる。尚、１Ｙは実施例２のポート機能部、３ＹはＮ
ＡＮＤ回路２１から成る入力専用回路ブロックである。
【００１１】実施例３ なお、同一チップのアセンブリ展開で、チップより端子
を引出せない状態，すなわち配線等の追加処理ができな
い空き端子でも、上記確定手段を設けることにより、上
記実施例と同様の効果を奏し、不可視部分のテストの軽
減が図れる。
を引出せない状態，すなわち配線等の追加処理ができな
い空き端子でも、上記確定手段を設けることにより、上
記実施例と同様の効果を奏し、不可視部分のテストの軽
減が図れる。
【００１２】尚、本発明は複数チップより成るコンピュ
ータシステムにおいても適用できる。また、上記各実施
例では、入出力ポート端子と外部端子を兼用しているも
ので説明したが、図４のように別々に設けてあるもので
も適用できる。
ータシステムにおいても適用できる。また、上記各実施
例では、入出力ポート端子と外部端子を兼用しているも
ので説明したが、図４のように別々に設けてあるもので
も適用できる。
【００１３】
【発明の効果】以上説明したように、この発明によれ
ば、入力専用回路ブロックの入力側に、入力専用回路ブ
ロックと周辺回路を接続する第３の配線の電位レベルを
強制的に電源電位レベル又はグランドレベルに固定する
確定手段を設けたので、入出力ポート端子を兼用した外
部端子を入力として使用しない場合や、出力ポート端子
に空き端子がある場合でも、これらの端子に配線追加処
理等によって電位を与える必要がなく、他の周辺回路の
誤動作を防ぐことができるコンピュータシステムが得ら
れる。
ば、入力専用回路ブロックの入力側に、入力専用回路ブ
ロックと周辺回路を接続する第３の配線の電位レベルを
強制的に電源電位レベル又はグランドレベルに固定する
確定手段を設けたので、入出力ポート端子を兼用した外
部端子を入力として使用しない場合や、出力ポート端子
に空き端子がある場合でも、これらの端子に配線追加処
理等によって電位を与える必要がなく、他の周辺回路の
誤動作を防ぐことができるコンピュータシステムが得ら
れる。
【図１】この発明のコンピュータシステムの一実施例を
示すブロック構成図である。
示すブロック構成図である。
【図２】この発明のコンピュータシステムの他の実施例
を示すブロック構成図である。
を示すブロック構成図である。
【図３】従来のコンピュータシステムの一例を示すブロ
ック構成図である。
ック構成図である。
【図４】従来のコンピュータシステムの他の例を示すブ
ロック構成図である。
ロック構成図である。
１ 外部端子 １Ｂ 他の周辺回路（周辺回路） １Ｓ 配線（第１の配線） １Ｘ，１Ｙ ポート機能部 ２ 入出力回路ブロック ２Ａ ＣＰＵ（中央演算処理装置） ２Ｓ 配線（第２の配線） ３Ｓ 配線（第３の配線） ３Ｘ，３Ｙ 入力専用回路ブロック １１ ２入力ＮＯＲ回路 １２，１３ トランジスタ １６ ラッチ回路 １７ リセット回路 ２１ ２入力ＮＡＮＤ回路
─────────────────────────────────────────────────────
【手続補正書】
【提出日】平成４年４月６日
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】０００２
【補正方法】変更
【補正内容】
【０００２】
【従来の技術】マイクロコンピュータにおけるポート機
能として、中央演算処理装置（以下ＣＰＵという）から
外部へデータ出力を行う機能と、外部からＣＰＵへデー
タ入力を行う機能と、他の周辺回路への入力としての機
能と、他の周辺回路からの出力としての機能がある。こ
れらのポート機能は、入出力ポート端子と外部端子とを
独立して設けているものと、端子数を削減するために入
出力ポート端子と外部端子を兼用しているものとがあ
る。図３は、シングルチップマイクロコンピュータに用
いられる従来の入出力ポート端子と外部端子を兼用した
ポート機能のブロック図の一例である。１は周辺回路の
１つとしてのポート機能部１Ａの外部端子、２はＣＰＵ
２Ａとのデータの入出力を行う入出力回路ブロック、３
は他の周辺回路１Ｂと接続する入力専用回路ブロックで
ある。３ａ，３ｂ，３ｃはＮＯＴ回路であり、３ｂと３
ｃでラッチ回路３Ａを構成している。１Ｓは外部端子
１、入出力回路ブロック２、入力専用回路ブロック３を
つなぐ配線（第１の配線）である。３Ｓは入力専用回路
ブロック３と他の周辺回路１Ｂをつなぐ配線（第３の配
線）、２Ｓは入出力回路ブロック２とＣＰＵ２Ａをつな
ぐ配線（第２の配線）である。図３において、従来のポ
ート機能では外部端子１を使用しない場合でも、外部端
子１に電位を与えることによって、入力専用回路ブロッ
ク３への入力データを確定する必要があった。尚、上記
周辺回路１Ｂとしては割込み回路，タイマ回路，シリア
ルＩ／Ｏ，Ａ・Ｄ変換器，スタート信号発生回路等があ
げられる。
能として、中央演算処理装置（以下ＣＰＵという）から
外部へデータ出力を行う機能と、外部からＣＰＵへデー
タ入力を行う機能と、他の周辺回路への入力としての機
能と、他の周辺回路からの出力としての機能がある。こ
れらのポート機能は、入出力ポート端子と外部端子とを
独立して設けているものと、端子数を削減するために入
出力ポート端子と外部端子を兼用しているものとがあ
る。図３は、シングルチップマイクロコンピュータに用
いられる従来の入出力ポート端子と外部端子を兼用した
ポート機能のブロック図の一例である。１は周辺回路の
１つとしてのポート機能部１Ａの外部端子、２はＣＰＵ
２Ａとのデータの入出力を行う入出力回路ブロック、３
は他の周辺回路１Ｂと接続する入力専用回路ブロックで
ある。３ａ，３ｂ，３ｃはＮＯＴ回路であり、３ｂと３
ｃでラッチ回路３Ａを構成している。１Ｓは外部端子
１、入出力回路ブロック２、入力専用回路ブロック３を
つなぐ配線（第１の配線）である。３Ｓは入力専用回路
ブロック３と他の周辺回路１Ｂをつなぐ配線（第３の配
線）、２Ｓは入出力回路ブロック２とＣＰＵ２Ａをつな
ぐ配線（第２の配線）である。図３において、従来のポ
ート機能では外部端子１を使用しない場合でも、外部端
子１に電位を与えることによって、入力専用回路ブロッ
ク３への入力データを確定する必要があった。尚、上記
周辺回路１Ｂとしては割込み回路，タイマ回路，シリア
ルＩ／Ｏ，Ａ・Ｄ変換器，スタート信号発生回路等があ
げられる。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】０００７
【補正方法】変更
【補正内容】
【０００７】
【課題を解決するための手段】この発明のコンピュータ
システムは、入力専用回路ブロックの入力側に、入力専
用回路ブロックと周辺回路を接続する第３の配線の電位
レベルを強制的に電源電位レベル又はグランドレベルに
固定する確定手段（ＮＯＲ回路１１，ＮＡＮＤ回路２
１，ラッチ回路１６，リセット回路１７，トランジスタ
１２，１３）を設けたものである。
システムは、入力専用回路ブロックの入力側に、入力専
用回路ブロックと周辺回路を接続する第３の配線の電位
レベルを強制的に電源電位レベル又はグランドレベルに
固定する確定手段（ＮＯＲ回路１１，ＮＡＮＤ回路２
１，ラッチ回路１６，リセット回路１７，トランジスタ
１２，１３）を設けたものである。
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】０００８
【補正方法】変更
【補正内容】
【０００８】
【作用】この発明におけるポート機能部の確定手段は、
入力端子として使用しない外部端子や、出力ポート端子
の空き端子の配線等の追加処理を不要にでき、しかも、
ポート機能部（外部端子とポート端子を兼用しているも
の）の、データ出力に設定するまでの期間に生じる貫通
電流を無くすことができる。
入力端子として使用しない外部端子や、出力ポート端子
の空き端子の配線等の追加処理を不要にでき、しかも、
ポート機能部（外部端子とポート端子を兼用しているも
の）の、データ出力に設定するまでの期間に生じる貫通
電流を無くすことができる。
【手続補正４】
【補正対象書類名】明細書
【補正対象項目名】０００９
【補正方法】変更
【補正内容】
【０００９】
【実施例】 実施例１ 以下にこの発明の一実施例を、図１に基づいて説明す
る。尚、図３，４の従来例と同一のものは同一符号を付
して説明を省略する。図１において、１Ｘは本発明の周
辺回路の１つとしてのポート機能部であり、入力専用回
路ブロック３Ｘを備えている。この入力専用回路ブロッ
ク３Ｘは２入力ＮＯＲ回路１１を有しており、一方の入
力側が配線１Ｓに接続され、出力側が従来のＮＯＴ回路
３ｂ，３ｃのラッチ回路３Ａの入力側に接続されてい
る。このＮＯＲ回路１１の他方の入力側にはＮチャネル
トランジスタ１２，１３がラッチ回路１６を構成するＮ
ＯＴ回路１４，１５を介して並列接続されている。トラ
ンジスタ１２のゲート１２Ｇにはリセット回路１７が接
続されている。これらで確定手段を構成している。１８
は電源スイッチである。また、トランジスタ１３のゲー
ト１３Ｇにはプログラムから成る解除手段１９が接続さ
れる。すなわち、入力専用回路ブロック３Ｘの入力側に
確定手段を設けた構成となっている。次に、図１を用い
てこの発明の一実施例によるポートの機能について詳細
な説明を行う。電源スイッチ１８を投入するとリセット
回路１７からの初期化信号によりトランジスタ１２が一
瞬ＯＮになる。次にトランジスタ１３が電源電位レベル
（以下“Ｈｉｇｈ”と称す。）となり、トランジスタ１
２が一定期間開くので、ＮＯＴ回路１５の入力がグラン
ドレベル（以下“Ｌｏｗ”と称す。）になり、ＮＯＴ回
路１５の出力はＨｉｇｈになる。そして、ＮＯＴ回路１
４，１５で構成するラッチ回路１６からＮＯＲ回路１１
への入力がＨｉｇｈに固定される。ＮＯＲ回路１１に対
する１つの入力がＨｉｇｈなので、ＮＯＲ回路１１の出
力はＬｏｗになり、ＮＯＴ回路３ｃの入力がＬｏｗにな
り、ＮＯＴ回路３ｃの出力はＨｉｇｈになる。そして、
ラッチ回路３Ａから配線３Ｓに対する出力がＨｉｇｈに
固定される。すなわち、配線３Ｓの電位レベルがＨｉｇ
ｈに固定される。これによって、他の周辺回路１Ｂへの
入力をＨｉｇｈに確定することができるので、外部端子
１での空き端子の追加配線等の処理は不要となる。他の
周辺回路１Ｂを動作させるために必要な設定を行うとき
は解除手段１９より発生する信号により、トランジスタ
１３のゲート１３ＧがＨｉｇｈとなりトランジスタ１３
が一定期間開くので、ＮＯＴ回路１４の入力がＬｏｗに
なり、出力はＨｉｇｈになる。そして、ラッチ回路１６
からＮＯＲ回路１１への入力がＬｏｗに固定される。Ｎ
ＯＲ回路１１に対する１つの入力がＬｏｗに固定されて
いるので、ＮＯＲ回路１１の出力は外部端子１からの入
力によって決定する。よって従来どおり、他の周辺回路
１Ｂの入力動作を行うことができる。
る。尚、図３，４の従来例と同一のものは同一符号を付
して説明を省略する。図１において、１Ｘは本発明の周
辺回路の１つとしてのポート機能部であり、入力専用回
路ブロック３Ｘを備えている。この入力専用回路ブロッ
ク３Ｘは２入力ＮＯＲ回路１１を有しており、一方の入
力側が配線１Ｓに接続され、出力側が従来のＮＯＴ回路
３ｂ，３ｃのラッチ回路３Ａの入力側に接続されてい
る。このＮＯＲ回路１１の他方の入力側にはＮチャネル
トランジスタ１２，１３がラッチ回路１６を構成するＮ
ＯＴ回路１４，１５を介して並列接続されている。トラ
ンジスタ１２のゲート１２Ｇにはリセット回路１７が接
続されている。これらで確定手段を構成している。１８
は電源スイッチである。また、トランジスタ１３のゲー
ト１３Ｇにはプログラムから成る解除手段１９が接続さ
れる。すなわち、入力専用回路ブロック３Ｘの入力側に
確定手段を設けた構成となっている。次に、図１を用い
てこの発明の一実施例によるポートの機能について詳細
な説明を行う。電源スイッチ１８を投入するとリセット
回路１７からの初期化信号によりトランジスタ１２が一
瞬ＯＮになる。次にトランジスタ１３が電源電位レベル
（以下“Ｈｉｇｈ”と称す。）となり、トランジスタ１
２が一定期間開くので、ＮＯＴ回路１５の入力がグラン
ドレベル（以下“Ｌｏｗ”と称す。）になり、ＮＯＴ回
路１５の出力はＨｉｇｈになる。そして、ＮＯＴ回路１
４，１５で構成するラッチ回路１６からＮＯＲ回路１１
への入力がＨｉｇｈに固定される。ＮＯＲ回路１１に対
する１つの入力がＨｉｇｈなので、ＮＯＲ回路１１の出
力はＬｏｗになり、ＮＯＴ回路３ｃの入力がＬｏｗにな
り、ＮＯＴ回路３ｃの出力はＨｉｇｈになる。そして、
ラッチ回路３Ａから配線３Ｓに対する出力がＨｉｇｈに
固定される。すなわち、配線３Ｓの電位レベルがＨｉｇ
ｈに固定される。これによって、他の周辺回路１Ｂへの
入力をＨｉｇｈに確定することができるので、外部端子
１での空き端子の追加配線等の処理は不要となる。他の
周辺回路１Ｂを動作させるために必要な設定を行うとき
は解除手段１９より発生する信号により、トランジスタ
１３のゲート１３ＧがＨｉｇｈとなりトランジスタ１３
が一定期間開くので、ＮＯＴ回路１４の入力がＬｏｗに
なり、出力はＨｉｇｈになる。そして、ラッチ回路１６
からＮＯＲ回路１１への入力がＬｏｗに固定される。Ｎ
ＯＲ回路１１に対する１つの入力がＬｏｗに固定されて
いるので、ＮＯＲ回路１１の出力は外部端子１からの入
力によって決定する。よって従来どおり、他の周辺回路
１Ｂの入力動作を行うことができる。
【手続補正５】
【補正対象書類名】明細書
【補正対象項目名】００１０
【補正方法】変更
【補正内容】
【００１０】実施例２ 図２は、図１のＮＯＲ回路１１を２入力ＮＡＮＤ回路２
１に置き換えたものである。これによって、リセット回
路１７からの初期化信号をトランジスタ１３のゲート１
３Ｇに入力することで配線３Ｓの電位レベルをＬｏｗに
確定する。そして、解除手段１９により他の周辺回路１
Ｂを動作させるために必要な設定を行うときに発生する
信号をトランジスタ１２のゲート１２Ｇに入力すること
で、ＮＡＮＤ回路２１の出力を外部端子１からの入力に
よって決定する。尚、配線３Ｓの電位レベルをＨｉｇｈ
にするかＬｏｗにするかは他の周辺回路１Ｂがどちらで
作動するかによって決める。したがって上記各実施例に
よれば、確定手段により空き端子の配線追加等の処理を
行なうことなく、周辺回路１Ｂの誤動作を防ぐことがで
きる。尚、１Ｙは実施例２のポート機能部、３ＹはＮＡ
ＮＤ回路２１から成る入力専用回路ブロックである。
１に置き換えたものである。これによって、リセット回
路１７からの初期化信号をトランジスタ１３のゲート１
３Ｇに入力することで配線３Ｓの電位レベルをＬｏｗに
確定する。そして、解除手段１９により他の周辺回路１
Ｂを動作させるために必要な設定を行うときに発生する
信号をトランジスタ１２のゲート１２Ｇに入力すること
で、ＮＡＮＤ回路２１の出力を外部端子１からの入力に
よって決定する。尚、配線３Ｓの電位レベルをＨｉｇｈ
にするかＬｏｗにするかは他の周辺回路１Ｂがどちらで
作動するかによって決める。したがって上記各実施例に
よれば、確定手段により空き端子の配線追加等の処理を
行なうことなく、周辺回路１Ｂの誤動作を防ぐことがで
きる。尚、１Ｙは実施例２のポート機能部、３ＹはＮＡ
ＮＤ回路２１から成る入力専用回路ブロックである。
Claims (1)
- 【特許請求の範囲】 【請求項１】 中央演算処理装置と、周辺回路と、第１
の配線を介して接続される入出力回路ブロックと入力専
用回路ブロック、及び上記第１の配線に接続される外部
端子とを有するポート機能部とを備え、上記入出力回路
ブロックが第２の配線を介して中央演算処理装置に、上
記入力専用回路ブロックが第３の配線を介して周辺回路
にそれぞれ接続されて成るコンピュータシステムにおい
て、上記入力専用回路ブロックの入力側に、上記第３の
配線の電位レベルを強制的に電源電位レベル又はグラン
ドレベルに固定する確定手段を設けたことを特徴とする
コンピュータシステム。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3181994A JPH056443A (ja) | 1991-06-26 | 1991-06-26 | コンピユータシステム |
| DE19924221023 DE4221023C2 (de) | 1991-06-26 | 1992-06-26 | Potentialbestimmungseinrichtung zum Festlegen eines Potentials auf einer Leitung, über die von einer Zentraleinheit oder einem Außenanschluß peripheren Schaltungen Potentiale zugeführt werden können |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3181994A JPH056443A (ja) | 1991-06-26 | 1991-06-26 | コンピユータシステム |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH056443A true JPH056443A (ja) | 1993-01-14 |
Family
ID=16110468
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3181994A Pending JPH056443A (ja) | 1991-06-26 | 1991-06-26 | コンピユータシステム |
Country Status (2)
| Country | Link |
|---|---|
| JP (1) | JPH056443A (ja) |
| DE (1) | DE4221023C2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3543180B2 (ja) * | 1993-06-04 | 2004-07-14 | 株式会社ルネサステクノロジ | 半導体集積回路の信号入出力回路 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5629741A (en) * | 1979-08-16 | 1981-03-25 | Mitsubishi Electric Corp | Undesired signal preventing circuit for programmable lsi |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4432049A (en) * | 1978-09-05 | 1984-02-14 | Pern Shaw | Programmable mode select by reset |
-
1991
- 1991-06-26 JP JP3181994A patent/JPH056443A/ja active Pending
-
1992
- 1992-06-26 DE DE19924221023 patent/DE4221023C2/de not_active Expired - Fee Related
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5629741A (en) * | 1979-08-16 | 1981-03-25 | Mitsubishi Electric Corp | Undesired signal preventing circuit for programmable lsi |
Also Published As
| Publication number | Publication date |
|---|---|
| DE4221023A1 (de) | 1993-01-07 |
| DE4221023C2 (de) | 1997-08-07 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
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| LAPS | Cancellation because of no payment of annual fees |