JPH056331A - ホールド調停回路 - Google Patents

Abstract

(57)【要約】 【目的】 バスの使用を目的とするホールド処理とバス
の使用を目的としないホールド処理との調停を簡易な構
成で実現する。 【構成】 ホールドリクエスト信号調停部２はホールド
リクエスト信号HLD1,HLD2 と現在出力中のＣＰＵ向けホ
ールドリクエスト信号HOLD1 とＣＰＵから出力中のホー
ルドアクノリッジ信号HLDA1 とをオア回路21,25,インバ
ータ24, アンド回路22で論理処理し、アンド回路22の出
力でＣＰＵクロックに同期してＤ形フリップフロップ23
のセット状態を制御し信号HOLD1 を生成する。ホールド
アクノリッジ信号調停部３は信号HLDA1 と信号HOLD1 と
アンド回路21の出力と現在出力中の各ホールド要求向け
共通のホールドリクエスト信号HOLDA1とをアンド回路3
1,32,オア回路33で論理処理し、オア回路33の出力でＣ
ＰＵクロックに同期してＤ形フリップフロップ34のセッ
ト状態を制御し信号HOLDA1を生成する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、ＣＰＵに対し出された
複数のホールドリクエスト信号と前記ＣＰＵから出され
たホールドアクノリッジ信号との調停を行うホールド調
停回路に関する。

【０００２】

【従来の技術】ＤＭＡシステムやマルチプロセッサシス
テム等におけるホールド処理は、通常ハンドシェイク方
式で行われている。即ち、ＤＭＡコントローラやスレー
ブＣＰＵ等のホールド要求元がホールドリクエスト信号
を出すと、それを受けたマスタＣＰＵがバス出力をオフ
してハイインピーダンス状態にした後にホールドアクノ
リッジ信号を送出し、このホールドアクノリッジ信号を
受けたホールド要求元がバスの使用を開始するものであ
る。

【０００３】ところで、ホールド処理は一般的には上述
したようにＤＭＡコントローラ等がバスを使用するため
に必要なものであるが、バスの使用を目的とせず単にホ
ールド処理を介在させることだけを目的とする場合があ
る。例えば、故意にＣＰＵにホールド処理を行わせるこ
とによりＣＰＵの処理速度を一時的に低下させる場合等
である。

【０００４】このようなバスの使用を目的としないホー
ルド処理が発生するシステムでは、そのようなホールド
処理が単独で発生するのであれば問題はないが、バスの
使用を目的とする本来のホールド処理も同時に発生する
システムでは、非同期に発生するこれら複数のホールド
処理を調停してシステムを支障なく動作させる上で何ら
かの調停回路が必要になる。そこで、従来は、バスの使
用を目的とする複数のホールド処理が同時に発生するシ
ステムと同様なホールド調停回路を使用していた。

【０００５】

【発明が解決しようとする課題】しかしながら、バスの
使用を目的とする複数のホールド処理が同時に発生する
システム用のホールド調停回路では、個々の要求元から
出されるホールドリクエスト信号を調停してＣＰＵに対
する１つのホールドリクエスト信号を生成する機能に加
え、ＣＰＵからホールドアクノリッジ信号が送出された
場合にはそれを該当するホールド要求元に伝達するとい
った機能も必須となり、回路構成の複雑なホールド調停
回路が必要となる。

【０００６】そこで本発明の目的は、バスの使用を目的
とするホールド処理とバスの使用を目的としないホール
ド処理とが非同期で発生するシステムに適した構成簡易
なホールド調停回路を提供することにある。

【０００７】

【課題を解決するための手段】本発明のホールド調停回
路は、上記の目的を達成するために、ホールド要求元か
らの複数のホールドリクエスト信号とＣＰＵからのホー
ルドアクノリッジ信号と自回路から前記ＣＰＵに対し送
出するホールドリクエスト信号とを論理処理して、自回
路から前記ＣＰＵに対し送出する前記ホールドリクエス
ト信号を生成するホールドリクエスト信号調停部と、前
記ＣＰＵからの前記ホールドアクノリッジ信号と自回路
から前記ＣＰＵに対し送出する前記ホールドリクエスト
信号と前記ホールド要求元からの複数のホールドリクエ
スト信号と自回路から前記複数のホールド要求元に対し
共通に送出する唯一のホールドアクノリッジ信号とを論
理処理して、前記唯一のホールドアクノリッジ信号を生
成するホールドアクノリッジ信号調停部とを有してい
る。

【０００８】また、本発明の好ましい実施例において
は、前記ホールドリクエスト信号調停部は、ＣＰＵのホ
ールド中にバスを使用するホールド要求元から出された
第１のホールドリクエスト信号と前記ＣＰＵのホールド
中にバスを使用しないホールド要求元から出された第２
のホールドリクエスト信号との論理和信号と、前記ＣＰ
Ｕからのホールドアクノリッジ信号の否定信号と自回路
すなわちホールド調停回路から前記ＣＰＵに対し送出す
るホールドリクエスト信号との論理和信号との、論理積
信号を、自回路から前記ＣＰＵに対し送出する前記ホー
ルドリクエスト信号として生成する構成を備え、前記ホ
ールドアクノリッジ信号調停部は、前記第１のホールド
リクエスト信号と前記第２のホールドリクエスト信号と
の論理和信号と自回路から前記第１および第２のホール
ドリクエスト信号の送出元に共通に送出するホールドア
クノリッジ信号との論理積信号と、自回路から前記ＣＰ
Ｕに対し送出する前記ホールドリクエスト信号と前記Ｃ
ＰＵからの前記ホールドアクノリッジ信号との論理積信
号との、論理和信号を、自回路から前記第１および第２
のホールドリクエスト信号の送出元に共通に送出するホ
ールドアクノリッジ信号として生成する構成を備えてい
る。

【０００９】また、前記ホールドリクエスト信号調停部
および前記ホールドアクノリッジ信号調停部は前記ＣＰ
Ｕのクロックに同期して動作する構成を有している。

【００１０】

【作用】本発明のホールド調停回路に、外部のホールド
要求元から第１のホールドリクエスト信号，第２のホー
ルドリクエスト信号が入力されると、ホールド調停回路
内のホールドリクエスト信号調停部が、第１のホールド
リクエスト信号と第２のホールドリクエスト信号との論
理和信号と、ＣＰＵからのホールドアクノリッジ信号の
否定信号と自回路からＣＰＵに対し送出するホールドリ
クエスト信号との論理和信号との、論理積信号を、自回
路からＣＰＵに対し送出するホールドリクエスト信号と
して生成する。

【００１１】上記生成されたホールドリクエスト信号が
ＣＰＵに与えられ、ＣＰＵからホールドアクノリッジ信
号が返されると、ホールド調停回路内のホールドアクノ
リッジ信号調停部が、第１のホールドリクエスト信号と
第２のホールドリクエスト信号との論理和信号と自回路
から第１および第２のホールドリクエスト信号の送出元
に共通に送出するホールドアクノリッジ信号との論理積
信号と、自回路からＣＰＵに対し送出するホールドリク
エスト信号とＣＰＵからのホールドアクノリッジ信号と
の論理積信号との、論理和信号を、自回路から第１およ
び第２のホールドリクエスト信号の送出元に共通に送出
するホールドアクノリッジ信号として生成する。

【００１２】

【実施例】次に、本発明の実施例について図面を参照し
て詳細に説明する。

【００１３】図１は本発明のホールド調停回路の一実施
例のブロック図、図２は図１に示したホールド調停回路
を備えるシステムの一例を示すブロック図である。

【００１４】先ず、図２を参照すると、本発明の一実施
例にかかるホールド調停回路１を備えたシステムの一例
は、その他にＣＰＵ１０とＣＰＵ速度調整部１１とＤＭ
Ａコントローラ１２とを備えている。

【００１５】ＣＰＵ速度調整部１１からホールド調停回
路１へはホールドリクエスト信号ＨＬＤ１が入力され、
ＤＭＡコントローラ１２からホールド調停回路１へはホ
ールドリクエスト信号ＨＬＤ２が入力される。また、ホ
ールド調停回路１からＣＰＵ速度調整部１１およびＤＭ
Ａコントローラ１２へはそれらに共通な１つのホールド
アクノリッジ信号ＨＯＬＤＡ１が入力される。

【００１６】ここで、ＣＰＵ速度調整部１１はホールド
リクエスト信号ＨＬＤ１をアクティブにした後にホール
ドアクノリッジ信号ＨＯＬＤＡ１がアクティブになって
も図示しないバスの使用は行わず、速度調整にかかる所
定時間後にホールドリクエスト信号ＨＬＤ１をインアク
ティブにする。

【００１７】また、ＤＭＡコントローラ１２はホールド
リクエスト信号ＨＬＤ２をアクティブにした後にホール
ドアクノリッジ信号ＨＯＬＤＡ１がアクティブになれ
ば、図示しないバスの使用を開始し、バスの使用を終え
るとホールドリクエスト信号ＨＬＤ２をインアクティブ
とする。

【００１８】ホールド調停回路１からＣＰＵ１０へはホ
ールドリクエスト信号ＨＯＬＤ１が入力され、ＣＰＵ１
０からホールド調停回路１へはホールドアクノリッジ信
号ＨＬＤＡ１が入力される。また、調停のタイミングを
とるためにホールド調停回路１にはＣＰＵ１０の動作ク
ロックＣＬＫが入力されている。

【００１９】次に図１を参照すると、ホールド調停回路
１は、ホールドリクエスト信号調停部２とホールドアク
ノリッジ信号調停部３とで構成されている。

【００２０】ホールドリクエスト信号調停部２は、ホー
ルドリクエスト信号ＨＬＤ１とホールドリクエスト信号
ＨＬＤ２との論理和信号を生成するオア回路２１と、ホ
ールドアクノリッジ信号ＨＬＤＡ１の否定信号を生成す
るインバータ２４と、ホールドリクエスト信号ＨＯＬＤ
１とインバータ２４の出力との論理和信号を生成するオ
ア回路２５と、オア回路２１の出力とオア回路２５の出
力との論理積信号を生成するアンド回路２２と、アンド
回路２２の出力をＣＰＵの動作クロックＣＬＫに同期し
て保持してホールドリクエスト信号ＨＯＬＤ１を出力す
るＤ形フリップフロップ２３とで構成される。

【００２１】このホールドリクエスト信号調停部２の処
理内容を論理式で示すと次式のようになる。 ＨＯＬＤ１：＝（ＨＬＤ１＋ＨＬＤ２）＆（！ＨＬＤＡ１＋ＨＯＬＤ１） …（１）

【００２２】但し、“：＝”は動作クロックＣＬＫをク
ロック入力とするＤ形フリップフロップを示し、“＋”
はオア論理を、“＆”はアンド論理を、“！”はコンプ
リメント論理をそれぞれ示し、信号は全てアクティブ・
ハイである。

【００２３】また、ホールドアクノリッジ信号調停部３
は、ホールドリクエスト信号ＨＯＬＤ１とホールドアク
ノリッジ信号ＨＬＤＡ１との論理積信号を生成するアン
ド回路３１と、オア回路２１の出力とホールドアクノリ
ッジ信号ＨＯＬＤＡ１との論理積信号を生成するアンド
回路３２と、アンド回路３１の出力とアンド回路３２の
出力との論理和信号を生成するオア回路３３と、オア回
路３３の出力をＣＰＵの動作クロックＣＬＫに同期して
保持してホールドアクノリッジ信号ＨＯＬＤＡ１を出力
するＤ形フリップフロップ３４とで構成される。

【００２４】このホールドアクノリッジ信号調停部３の
処理内容を論理式で示すと次式のようになる。 ＨＯＬＤＡ１：＝ＨＬＤＡ１＆ＨＯＬＤ１＋（ＨＬＤ１＋ＨＬＤ２） ＆ＨＯＬＤＡ１ …（２）

【００２５】次に、上述のように構成された本実施例の
ホールド調停回路１の動作を、図３乃至図５のタイムチ
ャートに示される代表的な動作例に則して以下説明す
る。

【００２６】図３のタイムチャートに示すように、ＤＭ
Ａコントローラ１２からのホールドリクエスト信号ＨＬ
Ｄ２がインアクティブ，ＣＰＵ１０へのホールドリクエ
スト信号ＨＯＬＤ１がインアクティブ，ＣＰＵ１０から
のホールドアクノリッジ信号ＨＬＤＡ１がインアクティ
ブな状態でＣＰＵ速度調整部１１からのホールドリクエ
スト信号ＨＬＤ１がアクティブになると、ホールド調停
回路１のホールドリクエスト信号調停部２は上記（１）
式に従ってＣＰＵの動作クロックＣＬＫに同期してホー
ルドリクエスト信号ＨＯＬＤ１をアクティブにする。

【００２７】ホールドリクエスト信号ＨＯＬＤ１がアク
ティブになったことからＣＰＵ１０がホールドアクノリ
ッジ信号ＨＬＤＡ１をアクティブにすると、ホールドア
クノリッジ信号調停部３は上記（２）式に従ってＣＰＵ
の動作クロックＣＬＫに同期してホールドアクノリッジ
信号ＨＯＬＤＡ１をアクティブにする。

【００２８】ホールドアクノリッジ信号ＨＯＬＤＡ１が
アクティブになると、ＣＰＵ速度調整部１１は今回のホ
ールド要求が受け付けられたものと認識する。なお、Ｃ
ＰＵ速度調整部１１は前述したようにバスの使用は行わ
ない。

【００２９】他方、図３の場合、ＤＭＡコントローラ１
２はＣＰＵ速度調整部１１からのホールドリクエスト信
号ＨＬＤ１に少し遅れてホールドリクエスト信号ＨＬＤ
２をアクティブとしているが、その時点では既にホール
ドアクノリッジ信号ＨＯＬＤＡ１はアクティブになって
いる。従って、ＤＭＡコントローラ１２はホールド要求
が受け入れられたものと認識し、図示しないバスの使用
を開始する。そして、バスの使用を終えると、ホールド
リクエスト信号ＨＬＤ２をインアクティブにする。

【００３０】ホールドリクエスト信号ＨＬＤ２がインア
クティブになっても、ＣＰＵ速度調整部１１からのホー
ルドリクエスト信号ＨＬＤ１がなおもアクティブになっ
ているので、ホールドリクエスト信号ＨＯＬＤ１はアク
ティブのままであり、従ってホールドアクノリッジ信号
ＨＬＤＡ１，ＨＯＬＤＡ１もアクティブのままである。

【００３１】ＣＰＵ速度調整部１１がＣＰＵ１０の速度
調整のためのホールド処理時間を終えてホールドリクエ
スト信号ＨＬＤ１をインアクティブにすると、ホールド
リクエスト信号ＨＬＤ１，ＨＬＤ２が共にインアクティ
ブになったので、ホールドリクエスト信号調停部２は前
記（１）式に従ってホールドリクエスト信号ＨＯＬＤ１
をインアクティブとする。このとき、ホールドアクノリ
ッジ信号調停部３は前記（２）式に従いホールドアクノ
リッジ信号ＨＯＬＤＡ１を直ちにインアクティブとす
る。

【００３２】他方、ＣＰＵ１０では、ホールドリクエス
ト信号ＨＯＬＤ１がインアクティブとなることにより、
その後ホールドアクノリッジ信号ＨＬＤＡ１をインアク
ティブにする。

【００３３】このように２つのホールドリクエスト信号
ＨＬＤ１，ＨＬＤ２のアクティブ期間が包含関係にある
場合、アクティブ期間の長いホールドリクエスト信号Ｈ
ＬＤ１に見合った時間だけホールドアクノリッジ信号Ｈ
ＯＬＤＡ１がアクティブになる。

【００３４】図４のタイムチャートは、ホールドリクエ
スト信号ＨＬＤ１のアクティブ期間とホールドリクエス
ト信号ＨＬＤ２のアクティブ期間とが一部重複している
例である。このような場合、ホールドリクエスト信号Ｈ
ＬＤ１，ＨＬＤ２のアクティブ期間の和に見合った時間
だけホールドアクティブ信号ＨＯＬＤＡ１がアクティブ
になる。

【００３５】図５のタイムチャートは、ホールドリクエ
スト信号ＨＬＤ１がインアクティブになった直後、つま
りＣＰＵ１０からのホールドアクノリッジ信号ＨＬＤＡ
１が未だインアクティブになっていない時に、ホールド
リクエスト信号ＨＬＤ２がアクティブになった例であ
る。

【００３６】図５のような場合、若しＣＰＵ１０からの
ホールドアクノリッジ信号ＨＬＤＡ１をそのままホール
ドアクノリッジ信号ＨＯＬＤＡ１としてＤＭＡコントロ
ーラ１２およびＣＰＵ速度調整部１１に伝達すると、Ｄ
ＭＡコントローラ１２はホールドリクエスト信号ＨＬＤ
２をアクティブにした時点で今回のホールドリクエスト
信号ＨＬＤ２によってホールドアクティブ信号ＨＯＬＤ
Ａ１がアクティブになったものと認識してしまう。しか
し、これではその後にホールドアクノリッジ信号ＨＬＤ
Ａ１がインアクティブに一旦戻ってしまうため不正な動
作となる。

【００３７】本実施例では、ホールドアクノリッジ信号
調停部３の働きでホールドリクエスト信号ＨＬＤ１のイ
ンアクティブ時にホールドアクノリッジ信号ＨＯＬＤＡ
１を直ちにインアクティブにするため、そのような誤認
識を与えず不正な動作を防止できる。

【００３８】

【発明の効果】以上説明したように、本発明は、バスの
使用を目的としないホールド処理の特殊性を考慮し、第
１および第２のホールドリクエスト信号の送出元といっ
た複数のホールド要求元に対し共通のホールドアクノリ
ッジ信号を送出する構成としたことにより、簡易な構成
で、バスの使用を目的とするホールド処理とバスの使用
を目的としないホールド処理との調停を支障なく行うこ
とができる効果がある。

【図面の簡単な説明】

【図１】本発明の一実施例のホールド調停回路のブロッ
ク図である。

【図２】本発明の一実施例のホールド調停回路を備えた
システムの一例を示すブロック図である。

【図３】図１のホールド調停回路のタイムチャートであ
る。

【図４】図１のホールド調停回路の別のタイムチャート
である。

【図５】図１のホールド調停回路の更に別のタイムチャ
ートである。

【符号の説明】

１…ホールド調停回路 ２…ホールドリクエスト信号調停部 ２１…オア回路 ２２…アンド回路 ２３…Ｄ形フリップフロップ ２４…インバータ ２５…オア回路 ３…ホールドアクノリッジ信号調停部 ３１…アンド回路 ３２…アンド回路 ３３…オア回路 ３４…Ｄ形フリップフロップ １０…ＣＰＵ １１…ＣＰＵ速度調整部 １２…ＤＭＡコントローラ

Claims (3)

【特許請求の範囲】
1. 【請求項１】 ホールド要求元からの複数のホールドリ
   クエスト信号とＣＰＵからのホールドアクノリッジ信号
   と自回路から前記ＣＰＵに対し送出するホールドリクエ
   スト信号とを論理処理して、自回路から前記ＣＰＵに対
   し送出する前記ホールドリクエスト信号を生成するホー
   ルドリクエスト信号調停部と、前記ＣＰＵからの前記ホ
   ールドアクノリッジ信号と自回路から前記ＣＰＵに対し
   送出する前記ホールドリクエスト信号と前記ホールド要
   求元からの複数のホールドリクエスト信号と自回路から
   前記複数のホールド要求元に対し共通に送出する唯一の
   ホールドアクノリッジ信号とを論理処理して、前記唯一
   のホールドアクノリッジ信号を生成するホールドアクノ
   リッジ信号調停部とを含むホールド調停回路。
2. 【請求項２】 ＣＰＵのホールド中にバスを使用するホ
   ールド要求元から出された第１のホールドリクエスト信
   号と前記ＣＰＵのホールド中にバスを使用しないホール
   ド要求元から出された第２のホールドリクエスト信号と
   の論理和信号と、前記ＣＰＵからのホールドアクノリッ
   ジ信号の否定信号と自回路から前記ＣＰＵに対し送出す
   るホールドリクエスト信号との論理和信号との、論理積
   信号を、前記自回路から前記ＣＰＵに対し送出する前記
   ホールドリクエスト信号として生成するホールドリクエ
   スト信号調停部と、前記第１のホールドリクエスト信号
   と前記第２のホールドリクエスト信号との論理和信号と
   前記自回路から前記第１および第２のホールドリクエス
   ト信号の送出元に共通に送出するホールドアクノリッジ
   信号との論理積信号と、前記自回路から前記ＣＰＵに対
   し送出する前記ホールドリクエスト信号と前記ＣＰＵか
   らの前記ホールドアクノリッジ信号との論理積信号と
   の、論理和信号を、前記自回路から前記第１および第２
   のホールドリクエスト信号の送出元に共通に送出するホ
   ールドアクノリッジ信号として生成するホールドアクノ
   リッジ信号調停部とを含むホールド調停回路。
3. 【請求項３】 前記ホールドリクエスト信号調停部およ
   び前記ホールドアクノリッジ信号調停部は前記ＣＰＵの
   クロックに同期して動作する請求項１または２記載のホ
   ールド調停回路。