JPH0561668B2 - - Google Patents
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- JPH0561668B2 JPH0561668B2 JP63113751A JP11375188A JPH0561668B2 JP H0561668 B2 JPH0561668 B2 JP H0561668B2 JP 63113751 A JP63113751 A JP 63113751A JP 11375188 A JP11375188 A JP 11375188A JP H0561668 B2 JPH0561668 B2 JP H0561668B2
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- 230000000694 effects Effects 0.000 description 3
- 238000010586 diagram Methods 0.000 description 2
- 230000006870 function Effects 0.000 description 2
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- 230000002093 peripheral effect Effects 0.000 description 1
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- Computer And Data Communications (AREA)
- Debugging And Monitoring (AREA)
- Bus Control (AREA)
Description
【発明の詳細な説明】
産業上の利用分野
本発明はデータ転送制御方法に係り、特に直接
メモリアクセス制御回路（以下DMAコントロー
ラという）を用いてコンピユータ内のメモリと周
辺機器の通信回線との間のデータ転送又は光デイ
スクやHDDなどのデータ転送を制御するデータ
転送制御方法に関する。
メモリアクセス制御回路（以下DMAコントロー
ラという）を用いてコンピユータ内のメモリと周
辺機器の通信回線との間のデータ転送又は光デイ
スクやHDDなどのデータ転送を制御するデータ
転送制御方法に関する。
従来の技術
第２図は直接メモリアクセス制御回路（以下
「DMAコントローラ」という）２を用いてSCSI
（Small Computer System Interface）バス６と
メモリ１との間のデータ転送を行う装置のブロツ
ク図を示す。DMA（ダイレクト・メモリ・アク
セス）は中央処理回路（以下CPUという）４の
介入なしでデータバス３を利用してメモリ１や他
の入出力装置間で直接にデータの転送を行う方式
であり、CPU４を介してデータの転送を行う場
合に比べて転送速度が大幅に向上する。DMAコ
ントローラ２はこのDMA転送動作を制御する。
またSCSIバス６はメモリ１から転送されたデー
タが正しく転送されたことを確認するための図示
しない手段を持ち、SCSIコントローラ５によつ
て制御される。
「DMAコントローラ」という）２を用いてSCSI
（Small Computer System Interface）バス６と
メモリ１との間のデータ転送を行う装置のブロツ
ク図を示す。DMA（ダイレクト・メモリ・アク
セス）は中央処理回路（以下CPUという）４の
介入なしでデータバス３を利用してメモリ１や他
の入出力装置間で直接にデータの転送を行う方式
であり、CPU４を介してデータの転送を行う場
合に比べて転送速度が大幅に向上する。DMAコ
ントローラ２はこのDMA転送動作を制御する。
またSCSIバス６はメモリ１から転送されたデー
タが正しく転送されたことを確認するための図示
しない手段を持ち、SCSIコントローラ５によつ
て制御される。
DMAコントローラ２の内部には、ワーキング
カウントレジスタ（Working Count Register；
以下WCレジスタと略記する）２ａ、カレントア
ドレスレジスタ（Current Address Register；
以下CAレジスタと略記する）２ｂ及びマスター
コントロールレジスタ（Master Control
Register；以下MCレジスタと略記する）２ｃが
ある。WCレジスタ２ａでは、メモリ１からSCSI
バス６へ転送すべきデータの量即ち転送予定デー
タ量がCPU４によつて設定されており、メモリ
１より１バイト読み出されると１だけデクリメン
トされ、その結果がゼロとなるとメモリ１よりの
読み出しを終了する。CAレジスタ２ｂではメモ
リ１から読み出すデータの先頭番地が設定されて
おり、メモリ１から１バイトのデータが読み出さ
れると１だけインクリメントされ次に読み出すア
ドレスを指定する。またMCレジスタはメモリ１
からのデータ転送の開始及び終了を該CPU４に
よつて該DMAコントローラ２に対して指示する
ものであり、CPU４が該MCレジスタ２ｃへ1H
（16進数の１を示す。以下同様）と書き込むこと
により、DMA動作が開始され、CPU４が０と書
き込むとDMA動作が停止する。WCレジスタ２
ａがゼロとなつて転送が終了した場合にはDMA
コントローラ２自身がこのMCレジスタ２ｃに０
と書き込む。
カウントレジスタ（Working Count Register；
以下WCレジスタと略記する）２ａ、カレントア
ドレスレジスタ（Current Address Register；
以下CAレジスタと略記する）２ｂ及びマスター
コントロールレジスタ（Master Control
Register；以下MCレジスタと略記する）２ｃが
ある。WCレジスタ２ａでは、メモリ１からSCSI
バス６へ転送すべきデータの量即ち転送予定デー
タ量がCPU４によつて設定されており、メモリ
１より１バイト読み出されると１だけデクリメン
トされ、その結果がゼロとなるとメモリ１よりの
読み出しを終了する。CAレジスタ２ｂではメモ
リ１から読み出すデータの先頭番地が設定されて
おり、メモリ１から１バイトのデータが読み出さ
れると１だけインクリメントされ次に読み出すア
ドレスを指定する。またMCレジスタはメモリ１
からのデータ転送の開始及び終了を該CPU４に
よつて該DMAコントローラ２に対して指示する
ものであり、CPU４が該MCレジスタ２ｃへ1H
（16進数の１を示す。以下同様）と書き込むこと
により、DMA動作が開始され、CPU４が０と書
き込むとDMA動作が停止する。WCレジスタ２
ａがゼロとなつて転送が終了した場合にはDMA
コントローラ２自身がこのMCレジスタ２ｃに０
と書き込む。
一方、SCSIコントローラ５の内部にはトラン
スフアカウントレジスタ（Transfer Count
Register；TCレジスタと略記する）５ａ、コマ
ンドレジスタ（Command Register；Ｃレジス
タと略記する）５ｂ、及びSCSIステータスレジ
スタ（SCSI Status Register；SSレジスタと略
記する）５ｃがある。TCレジスタ５ａには該転
送予定データ量（通常WCレジスタ２ａに設定さ
れるバイト数と一致する）が設定され、SCSIコ
ントローラ５よりSCSIバス６へ１バイト転送さ
れると１だけデクリメントされ、ゼロとなつた時
点で転送を終了する。Ｃレジスタ５ｂはSCSIバ
スの転送開始を指示するためのもので、CPU４
がＣレジスタ５ｂに08Hと書き込むことにより転
送を開始させる。SSレジスタ５ｃはSCSIバスの
状態を示すレジスタであり、例えば後述する
SDPが送られてくるとSSレジスタ５ｃは21Hとな
つてCPU４に割り込みをかける。
スフアカウントレジスタ（Transfer Count
Register；TCレジスタと略記する）５ａ、コマ
ンドレジスタ（Command Register；Ｃレジス
タと略記する）５ｂ、及びSCSIステータスレジ
スタ（SCSI Status Register；SSレジスタと略
記する）５ｃがある。TCレジスタ５ａには該転
送予定データ量（通常WCレジスタ２ａに設定さ
れるバイト数と一致する）が設定され、SCSIコ
ントローラ５よりSCSIバス６へ１バイト転送さ
れると１だけデクリメントされ、ゼロとなつた時
点で転送を終了する。Ｃレジスタ５ｂはSCSIバ
スの転送開始を指示するためのもので、CPU４
がＣレジスタ５ｂに08Hと書き込むことにより転
送を開始させる。SSレジスタ５ｃはSCSIバスの
状態を示すレジスタであり、例えば後述する
SDPが送られてくるとSSレジスタ５ｃは21Hとな
つてCPU４に割り込みをかける。
SCSIバス６には、データをどこまで転送した
かを確認するための図示しない手段が備わつてい
る。これはデータを転送中にSCSIバス６を介し
てセーブデータポインタメツセージ（Save Data
Pointer Message；SDPと略記する）をSCSIコ
ントローラ５に送り返し、そこまでのデータはパ
リテイチエツクするなどの結果正しく転送された
ことを示すものである。
かを確認するための図示しない手段が備わつてい
る。これはデータを転送中にSCSIバス６を介し
てセーブデータポインタメツセージ（Save Data
Pointer Message；SDPと略記する）をSCSIコ
ントローラ５に送り返し、そこまでのデータはパ
リテイチエツクするなどの結果正しく転送された
ことを示すものである。
転送途中にSCSIバス６を通じてSDPが送られ
て来るとSCSIコントローラ５はSSレジスタの値
を21Hとして（第３図ステツプS1）CPU４に割り
込みをかける。これによつてCPU４はSCSIコン
トローラ５の転送動作を停止させる。第３図はこ
の後の動作のフローチヤートを示す。第３図に示
すステツプ２（以下S2等と略記する）において、
CPU４がMCレジスタに０と書いてDMAコント
ローラ２を停止させる。次にS3でCAレジスタ及
びWCレジスタの値を退避させる。これはその時
までのデータは正常に転送されたという証拠を残
すためである。その後S4でMCレジスタに１を書
き込んでDMAコントローラを動作させDMA動
作を再開する。最後にS5においてＣレジスタ５ｂ
に08Hと書き込んでSCSIコントローラを動作させ
るSCSIバス６による転送を再開する。
て来るとSCSIコントローラ５はSSレジスタの値
を21Hとして（第３図ステツプS1）CPU４に割り
込みをかける。これによつてCPU４はSCSIコン
トローラ５の転送動作を停止させる。第３図はこ
の後の動作のフローチヤートを示す。第３図に示
すステツプ２（以下S2等と略記する）において、
CPU４がMCレジスタに０と書いてDMAコント
ローラ２を停止させる。次にS3でCAレジスタ及
びWCレジスタの値を退避させる。これはその時
までのデータは正常に転送されたという証拠を残
すためである。その後S4でMCレジスタに１を書
き込んでDMAコントローラを動作させDMA動
作を再開する。最後にS5においてＣレジスタ５ｂ
に08Hと書き込んでSCSIコントローラを動作させ
るSCSIバス６による転送を再開する。
発明が解決しようとする課題
しかしながら、第３図に示す方法でデータの転
送を行うと、以下のような問題が発生する。すな
わち、DMAコントローラ２がメモリ１よりデー
タを読み出した後、SCSIバス６がまだそのデー
タを転送していない時点で第３図のS1の動作が行
われデータの転送が中断されると、DMAコント
ローラ２の中のWCレジスタ２ａ及びCAレジス
タ２ｂは夫々デクリメント、インクリメントされ
ているにも拘らずSCSIコントローラ４の中のTC
レジスタ５ａはまだデクリメントされていない。
送を行うと、以下のような問題が発生する。すな
わち、DMAコントローラ２がメモリ１よりデー
タを読み出した後、SCSIバス６がまだそのデー
タを転送していない時点で第３図のS1の動作が行
われデータの転送が中断されると、DMAコント
ローラ２の中のWCレジスタ２ａ及びCAレジス
タ２ｂは夫々デクリメント、インクリメントされ
ているにも拘らずSCSIコントローラ４の中のTC
レジスタ５ａはまだデクリメントされていない。
したがつてこの後データの転送を引き続いて行
うとWCレジスタ２ａ、CAレジスタ２ｂとTCレ
ジスタ５ａとの間のカウント数がずれてしまい、
DMAコントローラ２の動作が終了した時点でも
SCSIコントローラ５の動作は終了していないこ
とになる。この結果データが画像データである場
合には画面上に表示される画像がずれてしまうこ
とになる。またコンピユータのデータを転送する
場合には、次の転送の時に前回転送すべきだつた
データがメモリ１中に残つているなどの不都合が
生じる。
うとWCレジスタ２ａ、CAレジスタ２ｂとTCレ
ジスタ５ａとの間のカウント数がずれてしまい、
DMAコントローラ２の動作が終了した時点でも
SCSIコントローラ５の動作は終了していないこ
とになる。この結果データが画像データである場
合には画面上に表示される画像がずれてしまうこ
とになる。またコンピユータのデータを転送する
場合には、次の転送の時に前回転送すべきだつた
データがメモリ１中に残つているなどの不都合が
生じる。
特に、１転送単位が複数ワード分のデータのプ
リフエツチを伴うDMAコントローラを用いてデ
ータの転送を行う場合には、１回の転送の中断で
更に大きなずれが生じることとなり、種々の不都
合が生じるという問題があつた。
リフエツチを伴うDMAコントローラを用いてデ
ータの転送を行う場合には、１回の転送の中断で
更に大きなずれが生じることとなり、種々の不都
合が生じるという問題があつた。
本発明は、上記の点に鑑みてなされたものであ
り、転送の途中に中断があつた場合にもメモリか
らのデータの読み出しとデータの転送との間にず
れを生じることのないデータ転送制御方法を提供
することを目的とする。
り、転送の途中に中断があつた場合にもメモリか
らのデータの読み出しとデータの転送との間にず
れを生じることのないデータ転送制御方法を提供
することを目的とする。
課題を解決するための手段
本発明は、中央処理回路及び直接メモリアクセ
ス制御回路を用いてメモリと通信回線との間のデ
ータ転送を制御するデータ転送制御方法であつ
て、データ転送開始前に、前記直接メモリアクセ
ス制御回路内にあつて前記メモリで１転送単位の
データの読み出し又は書き込みが行なわれると１
だけデクリメントされる第１のカウントレジスタ
に希望する転送予定データ量を設定し、前記直接
メモリアクセス制御回路内にあつて前記メモリで
１転送単位のデータの読み出し又は書き込みが行
なわれると１だけインクリメントされて次にアク
セスされるアドレスを示す第２のカウンタレジス
タにデータの転送開始アドレスの値を設定し、通
信回線の動作を制御する通信回線制御回路内にあ
つて１転送単位のデータが通信回線によつて転送
されると１だけデクリメントされる第３のカウン
トレジスタに転送予定データ量の初期値を設定
し、前記中央処理回路に転送バイト数及び転送開
始アドレスの値の初期値を記憶させた後データ転
送を開始し、データ転送開始後にデータ転送を中
断した時は、転送予定データ量と転送開始アドレ
スの値の初期値とデータ転送を中断した時点での
第３のレジスタの値とより、第１及び第２のレジ
スタの値を個別に算出し、第１及び第２のレジス
タに再設定する。
ス制御回路を用いてメモリと通信回線との間のデ
ータ転送を制御するデータ転送制御方法であつ
て、データ転送開始前に、前記直接メモリアクセ
ス制御回路内にあつて前記メモリで１転送単位の
データの読み出し又は書き込みが行なわれると１
だけデクリメントされる第１のカウントレジスタ
に希望する転送予定データ量を設定し、前記直接
メモリアクセス制御回路内にあつて前記メモリで
１転送単位のデータの読み出し又は書き込みが行
なわれると１だけインクリメントされて次にアク
セスされるアドレスを示す第２のカウンタレジス
タにデータの転送開始アドレスの値を設定し、通
信回線の動作を制御する通信回線制御回路内にあ
つて１転送単位のデータが通信回線によつて転送
されると１だけデクリメントされる第３のカウン
トレジスタに転送予定データ量の初期値を設定
し、前記中央処理回路に転送バイト数及び転送開
始アドレスの値の初期値を記憶させた後データ転
送を開始し、データ転送開始後にデータ転送を中
断した時は、転送予定データ量と転送開始アドレ
スの値の初期値とデータ転送を中断した時点での
第３のレジスタの値とより、第１及び第２のレジ
スタの値を個別に算出し、第１及び第２のレジス
タに再設定する。
作 用
第１のカウントレジスタに希望する転送バイト
数を設定し、第２のカウントレジスタにデータの
転送開始アドレスの値の初期値を設定し、第３の
カウントレジスタに上記第１のカウントレジスタ
と同数の転送バイト数を設定すると、中央処理回
路にはこれら転送バイト数及びデータの転送開始
アドレスの値の初期値が保持される。
数を設定し、第２のカウントレジスタにデータの
転送開始アドレスの値の初期値を設定し、第３の
カウントレジスタに上記第１のカウントレジスタ
と同数の転送バイト数を設定すると、中央処理回
路にはこれら転送バイト数及びデータの転送開始
アドレスの値の初期値が保持される。
データの転送が開始されメモリより１転送単位
のデータが読み出されると、第１のカウントレジ
スタは１だけデクリメントされ第２のカウントレ
ジスタは１だけインクリメントされる。またこの
１転送単位のデータが通信回線を介して転送され
ると、第３のカウントレジスタは１だけデクリメ
ントされる。
のデータが読み出されると、第１のカウントレジ
スタは１だけデクリメントされ第２のカウントレ
ジスタは１だけインクリメントされる。またこの
１転送単位のデータが通信回線を介して転送され
ると、第３のカウントレジスタは１だけデクリメ
ントされる。
メモリよりデータが読み出された直後にデータ
の転送が中断されると、第１のカウントレジスタ
はデクリメントされ第２のカウントレジスタはイ
ンクリメントされるが、データはまで通信回線に
転送されていないため第３のカウントレジスタは
デクリメントされない。この時中央処理回路は、
予め保持していた上記第１乃至第３のカウントレ
ジスタ夫々の初期値と第３のカウントレジスタの
現在値とより、第１及び第２のカウントレジスタ
の現在値を別個に求め、第１及び第２のカウント
レジスタに再設定する。
の転送が中断されると、第１のカウントレジスタ
はデクリメントされ第２のカウントレジスタはイ
ンクリメントされるが、データはまで通信回線に
転送されていないため第３のカウントレジスタは
デクリメントされない。この時中央処理回路は、
予め保持していた上記第１乃至第３のカウントレ
ジスタ夫々の初期値と第３のカウントレジスタの
現在値とより、第１及び第２のカウントレジスタ
の現在値を別個に求め、第１及び第２のカウント
レジスタに再設定する。
実施例
第１図は本発明方法の一実施例のフローチヤー
トを示す。同図の動作プログラムは第２図の中央
処理回路（以下CPUという）４中に内蔵され、
このプログラムを実行する回路は第２図に示すも
のと同様である。
トを示す。同図の動作プログラムは第２図の中央
処理回路（以下CPUという）４中に内蔵され、
このプログラムを実行する回路は第２図に示すも
のと同様である。
CPU４第１のカウントレジスタであるWCレジ
スタ２ａ、第２のカウントレジスタであるCAレ
ジスタ２ｂ及び第３のカウントレジスタである
TCレジスタ５ａに設定された初期値IWC，ICA，
ITCを内部の記憶領域に保持する。
スタ２ａ、第２のカウントレジスタであるCAレ
ジスタ２ｂ及び第３のカウントレジスタである
TCレジスタ５ａに設定された初期値IWC，ICA，
ITCを内部の記憶領域に保持する。
第１図においてS11，S12は第３図のS1，2と同様
であり、次のS13〜S15が本発明の主要部となる。
メモリ１より１バイトのデータが読み出された直
後にデータの転送が中断されると、WCレジスタ
２ａはデクリメントされCAレジスタ２ｂはイン
クリメントされるが、TCレジスタ５ａはいまだ
にデクリメントされない。しかしデータはまだ
SCSIバス６を介して転送されていないのである
から、デクリメントされていないTCレジスタ５
ａの値が正しい値となつている。
であり、次のS13〜S15が本発明の主要部となる。
メモリ１より１バイトのデータが読み出された直
後にデータの転送が中断されると、WCレジスタ
２ａはデクリメントされCAレジスタ２ｂはイン
クリメントされるが、TCレジスタ５ａはいまだ
にデクリメントされない。しかしデータはまだ
SCSIバス６を介して転送されていないのである
から、デクリメントされていないTCレジスタ５
ａの値が正しい値となつている。
以上のことからS13においてこのTCレジスタ５
ａの値（これをCTCとする）をCPU４内に読み込
む。次にS14において、CPU内に予め保持された
上記IWC，ICA，ITCとTCレジスタの現在値CTCとよ
りWCレジスタ２ａ及びCAレジスタ２ｂの現在
の正しい値CWC，CCAを算出する。これらの値は
データの転送が中断される以前にSCSIバス６を
介して転送されたデータのバイト数がITC−CTCで
あることから CWC＝IWC−（ITC−CTC） (1) CCA＝ICA＋（ITC−CTC） (2) を実行することにより求められる。
ａの値（これをCTCとする）をCPU４内に読み込
む。次にS14において、CPU内に予め保持された
上記IWC，ICA，ITCとTCレジスタの現在値CTCとよ
りWCレジスタ２ａ及びCAレジスタ２ｂの現在
の正しい値CWC，CCAを算出する。これらの値は
データの転送が中断される以前にSCSIバス６を
介して転送されたデータのバイト数がITC−CTCで
あることから CWC＝IWC−（ITC−CTC） (1) CCA＝ICA＋（ITC−CTC） (2) を実行することにより求められる。
尚、通常は、IWC＝ITC
であるからCWC＝CTC
として支障ない。
このようにして求められたCWC，CCAはCPU４
内に一時的に退避される。S15ではS14で求めた
CWC，CCAを正しい値としてWCレジスタ２ａ、
CAレジスタ２ｂに夫々再設定する。
内に一時的に退避される。S15ではS14で求めた
CWC，CCAを正しい値としてWCレジスタ２ａ、
CAレジスタ２ｂに夫々再設定する。
以下、S16，S17，S18は第３図のS4，S5，S6と
同様であり、DMA動作、SCSI動作が再開される
こととなる。
同様であり、DMA動作、SCSI動作が再開される
こととなる。
以上のようにすることにより転送時のWCレジ
スタ２ａ、CAレジスタ２ｂとTCレジスタ５ａの
値のずれを防止し得るだけでなくどこまで転送し
たのかを正確に知ることができる。
スタ２ａ、CAレジスタ２ｂとTCレジスタ５ａの
値のずれを防止し得るだけでなくどこまで転送し
たのかを正確に知ることができる。
なお、本実施例では１バイトのデータを１転送
単位としてメモリ１より読み出し、SCSIバス６
を介して転送する例を示したが、本発明はこれに
限るものではなく、例えば数バイト分のデータを
１度に読み出して転送するプリフエツチ型の
DMAコントローラのように任意のデータ量を１
転送単位とする場合にも適用でき、しかも例え
ば、数バイトのデータを予め読でおいてからこれ
を１転送単位のデータとして転送する場合のよう
に１転送単位のデータ量が大きい程上記カウント
レジスタのカウントのずれの影響が大きいことか
ら、本発明を適用した場合の効果が大きくなる。
単位としてメモリ１より読み出し、SCSIバス６
を介して転送する例を示したが、本発明はこれに
限るものではなく、例えば数バイト分のデータを
１度に読み出して転送するプリフエツチ型の
DMAコントローラのように任意のデータ量を１
転送単位とする場合にも適用でき、しかも例え
ば、数バイトのデータを予め読でおいてからこれ
を１転送単位のデータとして転送する場合のよう
に１転送単位のデータ量が大きい程上記カウント
レジスタのカウントのずれの影響が大きいことか
ら、本発明を適用した場合の効果が大きくなる。
また、本実施例では通信回線としてSCSIバス
６を用いた場合を説明したが、これに限られるこ
とはなく、SDP或いはこれに相当する機能を有
するものであれば他の通信回線であつても同様に
適用することができる。
６を用いた場合を説明したが、これに限られるこ
とはなく、SDP或いはこれに相当する機能を有
するものであれば他の通信回線であつても同様に
適用することができる。
更に、本実施例ではメモリからデータを読み出
して通信回線に供給する例を示したが、通信回線
からメモリへデータを書き込む場合にも同様に適
用することができる。
して通信回線に供給する例を示したが、通信回線
からメモリへデータを書き込む場合にも同様に適
用することができる。
発明の効果
上述の如く、本発明によれば、データの転送中
に一時的に転送を中断した場合であつても、メモ
リからの読み出しのカウントとデータ転送のカウ
ントとの間にずれを生じることはなく正確に転送
が行い得ると同時に、データをどこまで転送した
のかを正確に知ることができ、更にプリフエツチ
タイプのDMAコントローラのように数バイト分
を一度に読み出して転送を行うDMAコントロー
ラを用いた装置に本発明を適用すれば、上記メモ
リからの読み出しのカウントとデータ転送のカウ
ントとの間にずれを生じないことの効果がより大
きくなるという特長を有する。
に一時的に転送を中断した場合であつても、メモ
リからの読み出しのカウントとデータ転送のカウ
ントとの間にずれを生じることはなく正確に転送
が行い得ると同時に、データをどこまで転送した
のかを正確に知ることができ、更にプリフエツチ
タイプのDMAコントローラのように数バイト分
を一度に読み出して転送を行うDMAコントロー
ラを用いた装置に本発明を適用すれば、上記メモ
リからの読み出しのカウントとデータ転送のカウ
ントとの間にずれを生じないことの効果がより大
きくなるという特長を有する。
第１図は本発明の一実施例のフローチヤート、
第２図はDMAコントローラを用いてSCSIバスと
メモリ間でデータ転送を行う装置のブロツク図、
第３図は従来のデータ転送制御方法の一例の手順
を示すフローチヤートである。 １…メモリ、２…DMAコントローラ、２ａ…
WCレジスタ、２ｂ…CAレジスタ、２ｃ…MCレ
ジスタ、３…データバス、４…CPU、５…SCSI
コントローラ、５ａ…TCレジスタ、５ｂ…Ｃレ
ジスタ、５ｃ…SSレジスタ、６…SCSIバス。
第２図はDMAコントローラを用いてSCSIバスと
メモリ間でデータ転送を行う装置のブロツク図、
第３図は従来のデータ転送制御方法の一例の手順
を示すフローチヤートである。 １…メモリ、２…DMAコントローラ、２ａ…
WCレジスタ、２ｂ…CAレジスタ、２ｃ…MCレ
ジスタ、３…データバス、４…CPU、５…SCSI
コントローラ、５ａ…TCレジスタ、５ｂ…Ｃレ
ジスタ、５ｃ…SSレジスタ、６…SCSIバス。
Claims (1)
- 【特許請求の範囲】 １ 中央処理回路及び直接メモリアクセス制御回
路を用いてメモリと通信回線との間のデータ転送
を制御するデータ転送制御方法であつて、 データ転送開始前に、前記直接メモリアクセス
制御回路内にあつて前記メモリで１転送単位のデ
ータの読み出し又は書き込みが行なわれると１だ
けデクリメントされる第１のカウントレジスタに
転送予定データ量を設定し、 前記直接メモリアクセス制御回路内にあつて前
記メモリで１転送単位のデータの読み出し又は書
き込みが行なわれると１だけインクリメントされ
て次にアクセスされるアドレスを示す第２のカウ
ントレジスタにデータの転送開始アドレスの値を
設定し、 通信回線の動作を制御する通信回線制御回路内
にあつて１転送単位のデータが該通信回線によつ
て転送されると１だけデクリメントされる第３の
カウントレジスタに該転送データ量を設定し、前
記中央処理回路に該転送予定データ量の初期値及
び該転送開始アドレスの値の初期値を記憶させた
後データ転送を開始し、 データ転送開始後にデータ転送を中断した時
は、該転送予定データ量の初期値及び該転送開始
アドレスの値の初期値とデータ転送を中断した時
点での該第３のレジスタの値とよりなり、該中央
処理回路によつて該第１及び第２のレジスタの正
しい値を算出し、該第１及び第２のレジスタに再
設定することを特徴とするデータ転送制御方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63113751A JPH01283659A (ja) | 1988-05-11 | 1988-05-11 | データ転送制御方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63113751A JPH01283659A (ja) | 1988-05-11 | 1988-05-11 | データ転送制御方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01283659A JPH01283659A (ja) | 1989-11-15 |
| JPH0561668B2 true JPH0561668B2 (ja) | 1993-09-06 |
Family
ID=14620201
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63113751A Granted JPH01283659A (ja) | 1988-05-11 | 1988-05-11 | データ転送制御方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01283659A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2625573B2 (ja) * | 1990-11-22 | 1997-07-02 | 株式会社沖データ | ダイレクトメモリアクセス制御装置 |
-
1988
- 1988-05-11 JP JP63113751A patent/JPH01283659A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPH01283659A (ja) | 1989-11-15 |
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