JPH0561493A - 可変遅延装置 - Google Patents
可変遅延装置Info
- Publication number
- JPH0561493A JPH0561493A JP3154454A JP15445491A JPH0561493A JP H0561493 A JPH0561493 A JP H0561493A JP 3154454 A JP3154454 A JP 3154454A JP 15445491 A JP15445491 A JP 15445491A JP H0561493 A JPH0561493 A JP H0561493A
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- JP
- Japan
- Prior art keywords
- delay
- output
- shift register
- stages
- circuit
- Prior art date
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- Electrophonic Musical Instruments (AREA)
- Reverberation, Karaoke And Other Acoustics (AREA)
Abstract
(57)【要約】
【構成】 この発明の可変遅延装置では、遅延時間が途
中で変更されたとき、新たな遅延時間が経過するまでは
遅延回路からの読み出しをマスクするようにした。 【効果】これによって、遅延時間が変更されたとき、古
いデータによるノイズを防止することができる。
中で変更されたとき、新たな遅延時間が経過するまでは
遅延回路からの読み出しをマスクするようにした。 【効果】これによって、遅延時間が変更されたとき、古
いデータによるノイズを防止することができる。
Description
【０００１】
【産業上の利用分野】この発明は、音声信号や楽音信号
を遅延させ、且つ、その遅延時間を変更可能な可変遅延
装置に関する。
を遅延させ、且つ、その遅延時間を変更可能な可変遅延
装置に関する。
【０００２】
【従来の技術】音声信号などの時系列の信号を遅延する
装置として、シフトレジスタやディジタルシグナルプロ
セッサ（ＤＳＰ）が実用化されている。シフトレジスタ
を用いる装置としてはコームフィルタやエコー，リバー
ブ回路等がある。また、ＤＳＰは、時系列のアナログ信
号をサンプリングタイミング毎に量子化しディジタル化
した信号を高速のマイクロプロセッサによってメモリに
先入れ先出し（ＦＩＦＯ）方式で書き込み／読み出しす
ることにより、そのメモリの記憶段数分の遅延を実現す
るものである。プログラムにより種々の複雑な遅延やフ
ィードバックの組み合わせを実現することができる。楽
音信号を遅延するためにはその音質を保つため約４０ｋ
Hzの周波数でシフト／サンプリングする。このため、１
秒程度の遅延時間を得るためには４万個の記憶段数が必
要になる。また、単純な遅延のみならず、複数の遅延回
路を組み合わせてフィルタ効果を実現するものの場合に
は、このような遅延用のシフトレジスタや記憶エリアが
多数必要となる。
装置として、シフトレジスタやディジタルシグナルプロ
セッサ（ＤＳＰ）が実用化されている。シフトレジスタ
を用いる装置としてはコームフィルタやエコー，リバー
ブ回路等がある。また、ＤＳＰは、時系列のアナログ信
号をサンプリングタイミング毎に量子化しディジタル化
した信号を高速のマイクロプロセッサによってメモリに
先入れ先出し（ＦＩＦＯ）方式で書き込み／読み出しす
ることにより、そのメモリの記憶段数分の遅延を実現す
るものである。プログラムにより種々の複雑な遅延やフ
ィードバックの組み合わせを実現することができる。楽
音信号を遅延するためにはその音質を保つため約４０ｋ
Hzの周波数でシフト／サンプリングする。このため、１
秒程度の遅延時間を得るためには４万個の記憶段数が必
要になる。また、単純な遅延のみならず、複数の遅延回
路を組み合わせてフィルタ効果を実現するものの場合に
は、このような遅延用のシフトレジスタや記憶エリアが
多数必要となる。
【０００３】また、楽音の遅延時間はその楽音の種類や
付与すべき効果によって異なり、楽音の種類（音色等）
はしばしば変更される。効果が変更されたときには遅延
段数が変更されるため、記憶内容をクリアしないで効果
のみ変更した場合にはノイズの原因となる。このため、
効果切換時にはノイズが発生しないようにしばらくの間
システムに対する入出力を禁止したり、記憶内容を全部
クリアするようにしていた。
付与すべき効果によって異なり、楽音の種類（音色等）
はしばしば変更される。効果が変更されたときには遅延
段数が変更されるため、記憶内容をクリアしないで効果
のみ変更した場合にはノイズの原因となる。このため、
効果切換時にはノイズが発生しないようにしばらくの間
システムに対する入出力を禁止したり、記憶内容を全部
クリアするようにしていた。
【０００４】
【発明が解決しようとする課題】しかし、入出力を切る
方式では、新たな遅延段数をＮ段とするとＮクロック入
力を遮断すれば記憶内容を全てクリアすることができる
が、その後さらにＮクロックはクリアされた内容（０）
しか出力されないため、合計２Ｎの時間効果が掛からな
くなってしまう欠点があった。また、メモリを短時間で
クリアする方式も提案されているが、専用のハードウェ
アが必要になり構成が複雑化するという欠点があった。
方式では、新たな遅延段数をＮ段とするとＮクロック入
力を遮断すれば記憶内容を全てクリアすることができる
が、その後さらにＮクロックはクリアされた内容（０）
しか出力されないため、合計２Ｎの時間効果が掛からな
くなってしまう欠点があった。また、メモリを短時間で
クリアする方式も提案されているが、専用のハードウェ
アが必要になり構成が複雑化するという欠点があった。
【０００５】この発明は、簡略な構成で遅延時間変更時
のノイズを防止できる可変遅延装置を提供することを目
的とする。
のノイズを防止できる可変遅延装置を提供することを目
的とする。
【０００６】
【課題を解決するための手段】この出願の請求項１の発
明は、遅延時間を変更可能な遅延回路と、この遅延回路
の遅延時間が変更されたとき新たな遅延時間が経過する
までは前記遅延回路の出力をマスクする手段と、を備え
たことを特徴とする。
明は、遅延時間を変更可能な遅延回路と、この遅延回路
の遅延時間が変更されたとき新たな遅延時間が経過する
までは前記遅延回路の出力をマスクする手段と、を備え
たことを特徴とする。
【０００７】この出願の請求項２の発明は、遅延時間を
変更可能な遅延回路を複数備え、これら遅延回路のうち
少なくとも何れか１個の遅延時間が変更されたとき、各
遅延回路において新たに設定されている遅延時間が経過
するまでは当該遅延回路の出力をマスクする手段と、を
備えたことを特徴とする。
変更可能な遅延回路を複数備え、これら遅延回路のうち
少なくとも何れか１個の遅延時間が変更されたとき、各
遅延回路において新たに設定されている遅延時間が経過
するまでは当該遅延回路の出力をマスクする手段と、を
備えたことを特徴とする。
【０００８】
【作用】この発明の可変遅延装置は、遅延時間を可変す
ることができる遅延回路を備えている。この遅延回路の
遅延手段はシフトレジスタでもＤＳＰでもよい。これら
の場合遅延段数を変えることにより遅延時間を変えるこ
とができる。遅延時間を変更されたとき、その遅延手段
には古い（不要な）データが記憶されているままであ
る。この古いデータは新たな遅延時間を経過したとき新
たなデータと置き換えられる。しかし、この間は古いデ
ータが出力される。このため、この間は出力のみマスク
する。これによって、通常の動作を繰り返しつつ古いデ
ータをクリアし、短時間で新たなデータの効果付与を行
うことができる。
ることができる遅延回路を備えている。この遅延回路の
遅延手段はシフトレジスタでもＤＳＰでもよい。これら
の場合遅延段数を変えることにより遅延時間を変えるこ
とができる。遅延時間を変更されたとき、その遅延手段
には古い（不要な）データが記憶されているままであ
る。この古いデータは新たな遅延時間を経過したとき新
たなデータと置き換えられる。しかし、この間は古いデ
ータが出力される。このため、この間は出力のみマスク
する。これによって、通常の動作を繰り返しつつ古いデ
ータをクリアし、短時間で新たなデータの効果付与を行
うことができる。
【０００９】また、この遅延回路が複数接続されている
場合には、そのうち１個でも遅延時間の切換があった場
合には、全ての遅延回路について同様の動作を実行す
る。この場合、それぞれの遅延回路についてその遅延時
間分の出力をマスクする。これによって、複雑な回路で
も最短時間で効果を再開することができる。
場合には、そのうち１個でも遅延時間の切換があった場
合には、全ての遅延回路について同様の動作を実行す
る。この場合、それぞれの遅延回路についてその遅延時
間分の出力をマスクする。これによって、複雑な回路で
も最短時間で効果を再開することができる。
【００１０】
【実施例】図１はこの発明の実施例であるエコー効果回
路である。この回路はシフトレジスタからなるディレイ
回路とフィードバック回路とを組み合わせたものであ
る。
路である。この回路はシフトレジスタからなるディレイ
回路とフィードバック回路とを組み合わせたものであ
る。
【００１１】Ｎステージのシフトレジスタ１の出力側に
はスイッチ４が接続されており、このスイッチ４を介し
て出力されるとともに、減衰器３を介してフィードバッ
クが行われる。減衰器３の出力はシフトレジスタ１の入
力側に接続されている加算器２に入力される。加算器２
にはフィードバック信号と入力信号とが入力され、これ
が加算されてシフトレジスタ１の第１段のレジスタに入
力される。スイッチ４にはカウンタ５が接続されてい
る。カウンタ５にはシフトレジスタ１にセットされてい
る段数Ｎが入力されるとともに、サンプリングクロック
φも入力される。スイッチ４は通常時は閉成している
が、シフトレジスタの段数に変更があったとき、新たな
段数Ｎがカウンタ５に入力され、カウンタ５はこのＮを
カウントし終えるまでスイッチ４を開放し、シフトレジ
スタ１からの出力を遮断する。これによって、段数切換
時にシフトレジスタ１に記憶されていた古いデータは全
て捨てられ、新たなデータから出力されるようになる。
はスイッチ４が接続されており、このスイッチ４を介し
て出力されるとともに、減衰器３を介してフィードバッ
クが行われる。減衰器３の出力はシフトレジスタ１の入
力側に接続されている加算器２に入力される。加算器２
にはフィードバック信号と入力信号とが入力され、これ
が加算されてシフトレジスタ１の第１段のレジスタに入
力される。スイッチ４にはカウンタ５が接続されてい
る。カウンタ５にはシフトレジスタ１にセットされてい
る段数Ｎが入力されるとともに、サンプリングクロック
φも入力される。スイッチ４は通常時は閉成している
が、シフトレジスタの段数に変更があったとき、新たな
段数Ｎがカウンタ５に入力され、カウンタ５はこのＮを
カウントし終えるまでスイッチ４を開放し、シフトレジ
スタ１からの出力を遮断する。これによって、段数切換
時にシフトレジスタ１に記憶されていた古いデータは全
て捨てられ、新たなデータから出力されるようになる。
【００１２】上記実施例によって古いデータの読み出し
によるノイズを防止することができたが、読み出しの中
止や再開が突然行われると、その前後でデータが不連続
になる。これがクリックノイズの原因になる。
によるノイズを防止することができたが、読み出しの中
止や再開が突然行われると、その前後でデータが不連続
になる。これがクリックノイズの原因になる。
【００１３】そこで、図２の回路では、古いデータの読
み出しの中止や読み出しの再開を急激に行わず、ゲート
に代えて乗算器を用い、同図（Ｂ）に示すようにその通
過率を徐々に減衰，復帰させるようにした。これによっ
て、効果切換時のクリック音を無くすることができる。
なお、この実施例では入力側，出力側両方に乗算器を設
けているが、何れか一方のみでその機能を果たすことが
できる。
み出しの中止や読み出しの再開を急激に行わず、ゲート
に代えて乗算器を用い、同図（Ｂ）に示すようにその通
過率を徐々に減衰，復帰させるようにした。これによっ
て、効果切換時のクリック音を無くすることができる。
なお、この実施例では入力側，出力側両方に乗算器を設
けているが、何れか一方のみでその機能を果たすことが
できる。
【００１４】図３は複数のディレイ回路を有する効果装
置を備えた電子楽器の構成を示す図である。演奏操作子
１０は制御部１１に接続されている。制御部１１は波形
発生部１２，ゲートタイミング発生部１６と接続されて
いる。波形発生部１２は演奏操作子１０の操作内容等に
基づいて楽音波形信号を発生する回路である。ゲートタ
イミング発生部１６（１６-1，１６-2，１６-3）は効果
装置に設けられているディレイ回路Ｄ1 ，Ｄ2 ，Ｄ3 の
出力を通過／遮断するゲートＧ1 ，Ｇ2 ，Ｇ3 の遮断時
間をカウントするカウンタである。波形発生部１２の出
力は効果装置を通過して出力される。効果装置はディレ
イ回路Ｄ1 を有する遅延部１３、ディレイ回路Ｄ2 を有
するオールパスフィルタ部１４およびディレイ回路Ｄ3
を有するローパスフィルタ部１５からなっている。各デ
ィレイ回路Ｄ1 ，Ｄ2 ，Ｄ3 の出力側にはそれぞれゲー
トＧ1 ，Ｇ2 ，Ｇ3 が接続されている。このゲート
Ｇ1 ，Ｇ2 ，Ｇ3 は前記ゲートタイミング発生部１６-
1，１６-2，１６-3によって開閉される。ディレイ回路
Ｄ1 ，Ｄ2 ，Ｄ3 の遅延段数Ｎ1 ，Ｎ2 ，Ｎ3 は、制御
部１１によって与えられる。また、制御部１１はオール
パスフィルタ部１４，ローパスフィルタ部１５のアンプ
のゲインα，βを与えるととともに、各回路部の動作タ
イミングを同期させるためのクロック信号φを与える。
Ｎ1 ，Ｎ2 ，Ｎ3 ，α，βは楽音（音色，音高等）によ
って異なる。
置を備えた電子楽器の構成を示す図である。演奏操作子
１０は制御部１１に接続されている。制御部１１は波形
発生部１２，ゲートタイミング発生部１６と接続されて
いる。波形発生部１２は演奏操作子１０の操作内容等に
基づいて楽音波形信号を発生する回路である。ゲートタ
イミング発生部１６（１６-1，１６-2，１６-3）は効果
装置に設けられているディレイ回路Ｄ1 ，Ｄ2 ，Ｄ3 の
出力を通過／遮断するゲートＧ1 ，Ｇ2 ，Ｇ3 の遮断時
間をカウントするカウンタである。波形発生部１２の出
力は効果装置を通過して出力される。効果装置はディレ
イ回路Ｄ1 を有する遅延部１３、ディレイ回路Ｄ2 を有
するオールパスフィルタ部１４およびディレイ回路Ｄ3
を有するローパスフィルタ部１５からなっている。各デ
ィレイ回路Ｄ1 ，Ｄ2 ，Ｄ3 の出力側にはそれぞれゲー
トＧ1 ，Ｇ2 ，Ｇ3 が接続されている。このゲート
Ｇ1 ，Ｇ2 ，Ｇ3 は前記ゲートタイミング発生部１６-
1，１６-2，１６-3によって開閉される。ディレイ回路
Ｄ1 ，Ｄ2 ，Ｄ3 の遅延段数Ｎ1 ，Ｎ2 ，Ｎ3 は、制御
部１１によって与えられる。また、制御部１１はオール
パスフィルタ部１４，ローパスフィルタ部１５のアンプ
のゲインα，βを与えるととともに、各回路部の動作タ
イミングを同期させるためのクロック信号φを与える。
Ｎ1 ，Ｎ2 ，Ｎ3 ，α，βは楽音（音色，音高等）によ
って異なる。
【００１５】演奏操作子１０が操作される（キーオン）
ごとにその楽音のためのＮ1 ，Ｎ2 ，Ｎ3 ，α，βを制
御部１１が出力する。このＮ1 ，Ｎ2 ，Ｎ3 はゲートタ
イミング発生部１６-1，１６-2，１６-3にも入力され、
これによる効果切換のためのゲート遮断時間がカウント
される。同図（Ｂ）にこの信号を示す。演奏操作子１０
の操作に応じて楽音波形信号の発生が開始され効果装置
に入力される。同時にゲートタイミング発生部１６-1，
１６-2，１６-3からのゲート制御信号ｇ1 ，ｇ2 ，ｇ3
によって各ディレイ回路Ｄ1 ，Ｄ2 ，Ｄ3 の出力はその
遅延時間（クロック数）分だけ遮断され古いデータが捨
てられる。このとき新たなデータの入力は継続されてい
る。その後、遅延時間の短いものから順次ゲートが開い
てゆき、全体回路が再構成されるように動作する。
ごとにその楽音のためのＮ1 ，Ｎ2 ，Ｎ3 ，α，βを制
御部１１が出力する。このＮ1 ，Ｎ2 ，Ｎ3 はゲートタ
イミング発生部１６-1，１６-2，１６-3にも入力され、
これによる効果切換のためのゲート遮断時間がカウント
される。同図（Ｂ）にこの信号を示す。演奏操作子１０
の操作に応じて楽音波形信号の発生が開始され効果装置
に入力される。同時にゲートタイミング発生部１６-1，
１６-2，１６-3からのゲート制御信号ｇ1 ，ｇ2 ，ｇ3
によって各ディレイ回路Ｄ1 ，Ｄ2 ，Ｄ3 の出力はその
遅延時間（クロック数）分だけ遮断され古いデータが捨
てられる。このとき新たなデータの入力は継続されてい
る。その後、遅延時間の短いものから順次ゲートが開い
てゆき、全体回路が再構成されるように動作する。
【００１６】なお、同図の構成において、例えば、ディ
レイ回路Ｄ1 の遅延段数Ｎ1 がディレイ回路Ｄ2 の遅延
段数Ｎ2 よりも短い場合、ディレイ回路Ｄ1 の出力はキ
ーオンからＮ2 サイクルの間、後続のオールパスフィル
タの特性効果は受けずに係数αの乗算器を通って出力さ
れ、Ｎ2 経過後からフィルタ効果が掛かることになる
が、Ｎ2 サイクルの時間は少なくとも出力として得られ
る楽音の１周期以内の時間であり、このフィルタの動作
の遅れは聴感上問題にはならない。
レイ回路Ｄ1 の遅延段数Ｎ1 がディレイ回路Ｄ2 の遅延
段数Ｎ2 よりも短い場合、ディレイ回路Ｄ1 の出力はキ
ーオンからＮ2 サイクルの間、後続のオールパスフィル
タの特性効果は受けずに係数αの乗算器を通って出力さ
れ、Ｎ2 経過後からフィルタ効果が掛かることになる
が、Ｎ2 サイクルの時間は少なくとも出力として得られ
る楽音の１周期以内の時間であり、このフィルタの動作
の遅れは聴感上問題にはならない。
【００１７】
【発明の効果】以上のようにこの発明によれば、遅延時
間を変更しても、新たな遅延時間が経過するまでは読み
出された信号をマスクするようにしたことにより、メモ
リを全てクリアする等のハードウェアを備えなくなても
最短時間で遅延効果の付与を再開することができる。
間を変更しても、新たな遅延時間が経過するまでは読み
出された信号をマスクするようにしたことにより、メモ
リを全てクリアする等のハードウェアを備えなくなても
最短時間で遅延効果の付与を再開することができる。
【図１】この発明の実施例であるエコー回路の構成図、
【図２】同エコー回路を乗算器を用いて構成した例を示
す図、
す図、
【図３】この発明の他の実施例を示す図。
１−シフトレジスタ、４−ゲート、５−カウンタ。
Claims (2)
- 【請求項１】 遅延時間を変更可能な遅延回路と、この
遅延回路の遅延時間が変更されたとき新たな遅延時間が
経過するまでは前記遅延回路の出力をマスクする手段
と、を備えた可変遅延装置。 - 【請求項２】 遅延時間を変更可能な遅延回路を複数備
え、これら遅延回路のうち少なくとも何れか１個の遅延
時間が変更されたとき、各遅延回路において設定されて
いる遅延時間が経過するまでは当該遅延回路の出力をマ
スクする手段と、を備えた可変遅延装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15445491A JP3180371B2 (ja) | 1991-06-26 | 1991-06-26 | 信号遅延装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15445491A JP3180371B2 (ja) | 1991-06-26 | 1991-06-26 | 信号遅延装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0561493A true JPH0561493A (ja) | 1993-03-12 |
| JP3180371B2 JP3180371B2 (ja) | 2001-06-25 |
Family
ID=15584580
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP15445491A Expired - Fee Related JP3180371B2 (ja) | 1991-06-26 | 1991-06-26 | 信号遅延装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3180371B2 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006050325A (ja) * | 2004-08-05 | 2006-02-16 | Yamaha Corp | オーディオ信号処理装置 |
| JP2007041013A (ja) * | 2005-07-29 | 2007-02-15 | Kawai Musical Instr Mfg Co Ltd | 遅延装置 |
| WO2022049760A1 (ja) * | 2020-09-07 | 2022-03-10 | ＡｌｐｈａＴｈｅｔａ株式会社 | 音声信号処理装置、音声信号処理方法およびプログラム |
-
1991
- 1991-06-26 JP JP15445491A patent/JP3180371B2/ja not_active Expired - Fee Related
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006050325A (ja) * | 2004-08-05 | 2006-02-16 | Yamaha Corp | オーディオ信号処理装置 |
| JP4561224B2 (ja) * | 2004-08-05 | 2010-10-13 | ヤマハ株式会社 | オーディオ信号処理装置 |
| JP2007041013A (ja) * | 2005-07-29 | 2007-02-15 | Kawai Musical Instr Mfg Co Ltd | 遅延装置 |
| JP4675179B2 (ja) * | 2005-07-29 | 2011-04-20 | 株式会社河合楽器製作所 | 遅延装置 |
| WO2022049760A1 (ja) * | 2020-09-07 | 2022-03-10 | ＡｌｐｈａＴｈｅｔａ株式会社 | 音声信号処理装置、音声信号処理方法およびプログラム |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3180371B2 (ja) | 2001-06-25 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| S531 | Written request for registration of change of domicile |
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| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
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| LAPS | Cancellation because of no payment of annual fees |