JPH0559409B2 - - Google Patents

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JPH0559409B2
JPH0559409B2 JP58002079A JP207983A JPH0559409B2 JP H0559409 B2 JPH0559409 B2 JP H0559409B2 JP 58002079 A JP58002079 A JP 58002079A JP 207983 A JP207983 A JP 207983A JP H0559409 B2 JPH0559409 B2 JP H0559409B2
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JP
Japan
Prior art keywords
substrate
thin film
pattern
liquid crystal
transparent
Prior art date
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Expired - Lifetime
Application number
JP58002079A
Other languages
English (en)
Other versions
JPS59126623A (ja
Inventor
Toshimoto Kodaira
Hiroyuki Ooshima
Toshihiko Mano
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Seiko Epson Corp
Original Assignee
Seiko Epson Corp
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Filing date
Publication date
Application filed by Seiko Epson Corp filed Critical Seiko Epson Corp
Priority to JP58002079A priority Critical patent/JPS59126623A/ja
Publication of JPS59126623A publication Critical patent/JPS59126623A/ja
Publication of JPH0559409B2 publication Critical patent/JPH0559409B2/ja
Granted legal-status Critical Current

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Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof

Landscapes

  • Engineering & Computer Science (AREA)
  • Liquid Crystal (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Die Bonding (AREA)

Description

【発明の詳細な説明】 本発明は、ガラス等の液晶表示装置の透明基板
に関するものであり、さらに詳しくは、主表面上
に金属又は半導体薄膜等を形成し、又は該薄膜を
フオトエツチング等によりパターニングを行なう
液晶表示装置の透明基板に関するものである。
近年CRTに代わる大容量表示装置として、液
晶、ECD、プラズマ、EL等を用いた表示装置が
研究されており、一部商品化もされている。これ
らの表示装置は小型軽量及び平面タイプである事
等から、今後ますます開発が活発化する情勢に有
る。第1図に液晶を用いたアクテイブマトリツク
スアレーによる表示パネルの構造を示す。1はガ
ラス板であり、この主表面上へシリコンの半導体
薄膜2を形成し、パターニングし、ゲート絶縁膜
3を介してゲート電極4を配線する。さらにパシ
ベーシヨン用絶縁膜5を形成するとともにコンタ
クトホールを開けてソース電極6を配線し、透明
駆動電極7をドレインに接続する。これにより薄
膜トランジスターをスイツチング素子としたアク
テイブマトリツクスアレーがガラス基板1の上に
構成される。次に透明導電性薄膜9を形成した他
のガラス板8をマトリツクスアレー基板1と平行
に対立させ、その間に液晶10を封入して表示パ
ネルが完成する。この例の様にアクテイブマトリ
ツクスアレーを構成する為には、数回以上の薄膜
の形成及びそのパターニングが必要である。しか
るにガラス等の透明基板の場合たとえ形成した薄
膜が不透明であつても、目視で基板の表裏を見わ
ける事は難しく、次の工程でさらに薄膜を形成す
る為に、又は薄膜をパターニングするフオトエツ
チングを行なう為の基板の取り扱い時に重大な支
障をきたす。さらに第2図にマトリツクスアレー
の平面構成を示す。ガラス基板11上に複数のゲ
ートライン12が互いに平行に配列され、これと
直交して複数のソースライン13がやはり互いに
平行して配列されている。又各ゲートラインとソ
ースラインの交差する位置にはスイツチング素子
としての薄膜トランジスター14が配置されてい
る。通常薄膜トランジスターの大きさは数十ミク
ロン〜100ミクロンの大きさであるので、目視し
では基板上のゲートラインとソースラインしか見
えない。従つて付からわかる様に上下対称であつ
て、さらに左右対称でもあるので基板の天地方向
及び表裏はマトリツクスパターンを見ても判定が
難しい。特に製造工程の途中では例えば、ゲート
ラインしか形成されていないとか、又はトランジ
スターのパターンのみが形成されている時とか、
さらに基板の表裏、天地の見分けは難かしく、量
産時の能率向上に大きな障害となる。
本発明は以上の欠点に鑑みてなされたものであ
り、その目的は、ガラス等の透明基板の表裏及び
天地方向を目視で容易に識別可能とし、透明基板
を用いた製造工程の能率を高める事にある。
以下本発明を図面により詳細に説明する。
第3図は本発明を第2図の例に示すアクテイブ
マトリツクスアレー基板に実施した一例を示した
ものである。第2図と同様12は複数のゲートラ
イン、13はやはり複数のソースライン、14は
薄膜トランジスターである。又11はガラス基板
である。図中15のパターンが本発明を実施した
ものであり、ガラス基板11の右上の、ゲートラ
イン12、ソースライン13及び薄膜トランジス
ター14を配置しない領域に例えば第1図中のシ
リコン薄膜層2を配置する。シリコン薄膜は膜厚
約500オングストローム以上有れば光の干渉色に
よりその存在が目視ぜ認識可能である。15のパ
ターンサイズは大きい程良いが1ミリメートル以
上有れば十分である。このパターン15の形成方
法は、第1図においてシリコン薄膜2を形成し、
フオトエツチングによつて図の様にトランジスタ
ーパターンを形成する時に同時に第3図15の様
にシリコン薄膜層を残せば良く、従つて従来のマ
トリツクスアレー基板の製造工程を変える必要は
全く無い。この様にパターン15をガラス基板に
残す事により、このパターンが基板の右上になる
様に基板を見た時に対面している基板面が主表面
であり、アレパターンの天地方向と基板の上下方
向が一致する事になる。従つて常にパターン15
を見る事によりマトリツクスアレーのパターンが
ガラス基板のどちらの面に形成されているが容易
に認識出来る為、基板の製造工程ごとに取り扱い
に支障がなくなつて作業能率が格段に向上する。
この場合のパターン15は上述の例の様にシリコ
ン薄膜2のみでなく他の部材であつても半透明又
は不透明であつて目視で認識可能であれば応用可
能である。さらに一つの層のみでは干渉色が薄い
場合は、他の層を重ねても良い。さらにパターン
形状も第3図の15に限らなく、他の形状でもか
まわなく、又これを配置する位置も、基板右上の
1箇所だけでなく、必要に応じて左上又は右下、
左下等複数配置しても良い。要するにパターンを
1箇所だけ設ける場合そのパターンが基板の中心
軸に対し左右対称でもなく、又上下対称でもない
様に設け、又複数の場合はそれぞれ異なつた形状
とする等対称とならない様であれば良い。さらに
又、パターン15は薄膜層を残したパターンに限
らず、特にその薄膜が基板上に大部分をおおう場
合には、空のヌキパターンであつてもその効果は
変わる事が無い。
第4図は本発明の他の実施例を示したガラス基
板の平面図である。16はガラス基板であり破線
17で囲まれた領域がマトリツクスアレーの領域
であるがパターンは省略してある。通常基板上に
パターン、薄膜等を構成する場合、ピンセツトで
の取り扱い、基板のケースヘの出し入れ等の為に
有効マトリツクスアレー17の領域外に基板16
にデツドスペースが必要である。第4図はこの様
な場合の例であつて上記のデツドスペースにパタ
ーン18を設ける。このパターンの製造工程、材
質、配置は第3図の場合と全く同一である。第4
図の例の場合マトリツクスアレーの完成後に基板
のデツドスペースを切り離して表示パネルの組み
立てに用いる為に最終的には表示装置にこのパタ
ーン18は残らなくてすむ。
以上述べたように、本発明の透明基板では、以
下のような顕著な効果を示すものである。
(a) 識別マークにより、該透明基板の裏表、縦方
向、横方向が容易に識別できるため、透明基板
上へ薄膜を形成する工程中の効率及び歩留りが
向上する。すなわち、識別マーク形成後の工程
において、薄膜形成、または、薄膜のパターニ
ングを行う際に、基板の裏に薄膜を形成した
り、パターニングの方向が上下左右逆になるこ
とを防止できる。
(b) 識別マークは、透明基板上へ薄膜を形成する
際に、識別マーク形成用の余分な工程を加える
必要がないため、工程の増加に伴う歩留まりの
低下がない。
以上本発明をアクテイブマトリツクスアレーを
用いた液晶表示パネルを例にとり説明したが、本
発明の効果はこれに限らず、要するに、ガラス等
の透明基板上に薄膜等を形成しパターニングする
工程を有するものであればいかなるものでも応用
可能であつて、その効果に何ら変わる事は無く、
本発明の実施により透明基板を用いた薄膜の形
成、フオトエツチング等の工程の能率が大巾に向
上する事が期待出来るものである。
【図面の簡単な説明】
第1図は液晶表示パネルの構造を示す断面図で
あり、第2図は従来におけるアクテイブマトリツ
クスアレー基板の構造の例を示した平面図であ
る。第3図は本発明を実施したアクテイブマトリ
ツクスアレー基板の構造の例を示した平面図であ
つて、第4図は本発明の他の実施例を示す透明基
板の平面外観図である。 1,11,16……ガラス基板、2……シリコ
ン薄膜、3……ゲート酸化膜、4……ゲート電
極、5……バシベーシヨン膜、6……ソース電
極、7……駆動電極、8……ガラス板、9……透
明導電膜、10……液晶、12……ゲートライ
ン、13……ソースライン、14……薄膜トラン
ジスター、15,18……認識用パターン。

Claims (1)

  1. 【特許請求の範囲】 1 透明基板上に複数の走査線および信号線がマ
    トリクス状に配列され、各交点に画素電極および
    該画素電極に接続されたスイツチング素子を有し
    てなる液晶表示装置の透明基板において、 該透明基板状には、該スイツチング素子を構成
    してなる薄膜と同一工程で形成した識別マークを
    有し、 該識別マークの形状は、上下非対称、または、
    左右非対称のパターンであることを特徴とする液
    晶表示装置の透明基板。
JP58002079A 1983-01-10 1983-01-10 透明基板 Granted JPS59126623A (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP58002079A JPS59126623A (ja) 1983-01-10 1983-01-10 透明基板

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JP58002079A JPS59126623A (ja) 1983-01-10 1983-01-10 透明基板

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JP4212957A Division JP2576339B2 (ja) 1992-08-10 1992-08-10 液晶表示パネル

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Publication Number Publication Date
JPS59126623A JPS59126623A (ja) 1984-07-21
JPH0559409B2 true JPH0559409B2 (ja) 1993-08-31

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JP3591872B2 (ja) * 1993-06-10 2004-11-24 キヤノン株式会社 半導体装置

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JPS59126623A (ja) 1984-07-21

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