JPH0559355U - Ｉｃテスタ - Google Patents

Abstract

(57)【要約】 （修正有） 【目的】 同一設定データを複数の設定レジスタに短時
間で設定可能とする。 【構成】 ＩＣの各ピンごとの試験系の設定レジスタ１
２に、設定データを設定する各ピングループそれぞれに
ついて、各試験系ごとにそのグループに属するか否かを
示す帰属ビットがピングループテーブル１３に記憶され
ている。試験系（ピン）は、例えばｎ×ｍ＝１２８あ
り、これが４つのブロックに分割され、ピングループ番
号と、ブロックカウンタ１４からのブロック指定とによ
りテーブル１３が読み出され、その読み出された３２の
帰属ビットが読出しレジスタ１５に格納され、このレジ
スタ１５の各ビット出力とカウンタ１４の出力をデコー
ダ２１でデコードした４つの出力との１つずつとがアン
ド回路２３₁ 〜２３₁₂₈ へ供給される。

Description

【考案の詳細な説明】

【０００１】

【産業上の利用分野】

この考案は、ＩＣ素子の各ピン対応に設けられた試験系の複数のものに同一設 定データを設定して試験を行うＩＣテスタに関する。

【０００２】

【従来の技術】

図２に従来のこの種のＩＣテスタのこの考案と関連する部分を示す。ＩＣテス タの制御用コンピュータのバス１１に設定レジスタ１２が被試験ＩＣ素子の各ピ ン対応に設けられ、つまり各ピン対応の試験系ごとに設けられ、その試験条件の １つ、例えばテスト波形のタイミング、あるいは出力比較のタイミングなどのデ ータがそれぞれ設定される。この例ではｎ×ｍ＝１２８個のピンをもつＩＣ素子 まで試験可能とされた場合であり、実際には他の各種試験条件を設定するための 設定レジスタも設けられている。

【０００３】 １つの試験条件について、複数の試験系（便宜的にピンと記すことがある）に 対して同一の設定データを設定レジスタに設定することがあり、しかも、試験条 件などにより、同一設定データが設定されるピン（試験系）が常に一定している ことがある。よって、そのように予めわかっている同一設定データを設定するピ ン（試験系）の群を、ピングループと呼び、そのような複数のピングループをピ ングループテーブル１３に格納しておき、設定データの設定時に、ピングループ テーブル１３を利用して比較的簡単に、設定レジスタに設定することが行われて いる。

【０００４】 つまり、ピングループテーブル１３は例えばピン（試験系）のｎ×ｍ＝１２８ がｍ＝４個のブロックに分割され、第１ブロックは第１〜３２ピンよりなり、第 ２ブロックは第３３〜６４ピンよりなり、第３ブロックは第６５〜９６ピンより なり、第４ブロックは第９７〜１２８ピンよりなる。このような関係をもって、 各ピングループごとに、各ピン（試験系）ごとにそのピンが、そのピングループ に属するか否かを示す帰属ビットがピングループテーブル１３に記憶される。従 って、各ピングループごとに、第１〜第４各ブロックについて、各３２ビットの 帰属ビットが設けられる。例えば第２ピングループに属するピン（試験系）が第 １，第３４，第３５，第６３，第１２８ピンであると、図２に示すように、第１ ブロックの１番地、第２ブロックの２，３，３１番地、第４ブロックの３２番地 の各帰属ビットが“１”とされる。

【０００５】 このようなピングループテーブル１３を用いて次のようにして設定データの設 定レジスタ１２への設定を行う。すなわち、何れのピングループが利用されるか により、ピングループの指定を行うピングループ番号アドレスがピングループテ ーブル１３に与えられ、かつｍ進のブロックカウンタ１４にクロックが与えられ て、そのブロックカウンタ１４の出力がアドレスとしてピングループテーブル１ ３に与えられ、まずピングループテーブル１３の第１ブロック中の指定されたピ ングループの３２ビットが読み出されて読出しレジスタ１５に格納される。

【０００６】 この読出しレジスタ１５に読み出された３２ビットの帰属ビットはプライオリ ティエンコーダ１６に取り込まれ、その最下位ビットから順次“１”を探し、“ １”が立っている所で、その位置（番地）を示すコードが出力され、そのコード とブロックカウンタ１４の出力とがアドレスとして１２８個の設定レジスタ１２ へ与えられ、その１つが選択され、書込み指令によりバス１１からの設定データ が、その選択された設定レジスタ１２に格納される。この格納が終わると、デコ ーダ１７でエンコーダ１６の出力をデコードして読出しレジスタ１５中の対応ビ ットを“０”にして、エンコーダ１６は次の“１”を探して、これをエンコード して対応設定レジスタ１２に同一の設定データを格納する。以下同様のことを行 い、読出しレジスタ１５中のすべての“１”について設定データの格納を行うと 、次にブロックカウンタ１４を１歩進させて、第２ブロック中の設定されたピン グループを読み出して同様のことを行う。以下、第３，第４ブロックについても 同様のことを行う。このようにして同一設定データを予め決まった複数のピン（ 試験系）に設定することが比較的容易に行うことができる。

【０００７】

【考案が解決しようとする課題】

図２に示した従来のＩＣテスタにおいては、ヒングループテーブル１３から読 み出されて、読出しレジスタ１５に格納された複数、この例では３２ビットの帰 属ビット中の“１”の数だけ、エンコーダ１６で各“１”の位置（番地）をエン コードして対応設定レジスタへの設定データの格納を繰り返すため、レジスタ１ ５中の“１”の数が多いと設定に比較的長い時間がかゝる。

【０００８】

【課題を解決するための手段】

この考案によれば、ピングループテーブルの何れのブロックを読み出すかを指 定するブロックアドレスがデコーダでデコードされ、そのデコーダの各出力と、 ピングループテーブルから読み出されて読出しレジスタに格納された各ビットと がそれぞれピン対応アンド回路へ供給され、そのピン対応アンド回路出力が対応 する設定レジスタのチップイネーブル端子へ供給される。

【０００９】

【実施例】

図１にこの考案の実施例を示し、対応する部分に同一符号を付けてある。この 考案においては、ブロックカウンタ１４の出力は分岐されてデコーダ２１でデコ ードされる。この例ではブロックカウンタ１４が第１〜第４ブロックの何れを指 定しているかに応じてデコーダ２１から出力端子２２₁ 〜２２₄ の何れかの出力 が“１”になる。出力端子２２₁ の出力は第１ブロックの３２個の設定レジスタ １２と対応して設けられた３２個のビット対応アンド回路２３₁ 〜２３₃₂へ供給 され、同様に出力端子２２₂ ，２２₃ ，２２₄ の各出力はそれぞれ、ビット対応 アンド回路２３₃₃ 〜２３₆₄，２３₆₅〜２３₉₆，２３₉₇〜２３₁₂₈ へ供給される 。読出しレジスタ１５の第１ビット出力は第１〜第４ブロックの各１番目のアン ド回路２３₁ ，２３₃₃，２３₆₅，２３₉₇へそれぞれ供給され、同様に読出しレジ スタ１５の第２〜第３２ビットはそれぞれ第１〜第４ブロックの各２番目のアン ド回路２３₂ ，２３₃₄，２３₆₆，２３₉₈，〜各３２番目のアンド回路 ２３₃₂， ２３₆₄，２３₉₆，２３₁₂₈ へ供給される。これらアンド回路２３₁ 〜２３₁₂₈ の 各出力はそれぞれ１２８個の設定レジスタ１２の対応するもののチップイネーブ ル端子ＣＥへ供給される。

【００１０】 このように構成されているから、ピングループテーブル１３に対する読み出し は従来と同様に行われて読出しレジスタ１５に格納され、その３２個の帰属ビッ トは読み出し指定されている３２個のアンド回路の対応するものに同様に供給さ れる。従って、例えば第２ピングループが指定され、かつその第２ブロックが読 み出されると、読出しレジスタ１５の２番目、３番目、３１番目の各ビットがそ れぞれ“１”となり、かつ端子２２₂ の出力が“１”となるため、アンド回路２ ３₃₄，２３₃₅，２３₆₃（２３₃₅，２３₆₃は図示せず）の各出力が“１”となり、 これらアンド回路と対応する３つの設定レジスタ１２が同時に動作可能となり、 書込み指令によりバス１１からの設定データが同時に格納される。同様にして、 その他の設定レジスタ１２についても設定データの格納が行われる。

【００１１】 なお、ピン数ｎ×ｍ，その分割数ｍは上記例に限らない。また図に示していな いが、各設定レジスタ１２のアドレス端子に従来と同様にバス１１が接続され、 任意の設定レジスタ１２に任意のデータを設定することもできる。

【００１２】

【考案の効果】

以上述べたように、この考案によれば読出しレジスタ１５に格納された帰属ビ ット中の“１”と対応する設定レジスタ１２には、その“１”の数にかかわらず 同時にその設定レジスタ１２に同一の設定データが格納されるため、従来よりも 設定データの設定を短時間に行うことができる。

【図面の簡単な説明】

【図１】この考案の実施例を示すブロック図。

【図２】従来のＩＣテスタのこの考案と関連する部分を
示すブロック図。

Claims (1)

【実用新案登録請求の範囲】
1. 【請求項１】 同一設定データが与えられるべき試験系
   のピングループごとに、全試験系についてそのピングル
   ープに属するか否かを示す帰属ビットがピングループテ
   ーブルに記憶され、そのピングループテーブルを、ピン
   グループを指定し、かつ全試験系について複数に分割さ
   れたブロックごとに読み出して読出しレジスタに格納
   し、その読出しレジスタの帰属ビットに応じてこれと対
   応する各設定レジスタに同一設定データを設定して、そ
   の設定レジスタの設定データに基づき被試験ＩＣ素子を
   試験するＩＣテスタにおいて、 上記ブロックの読み出しを指定するブロックアドレスを
   解読するデコーダと、 上記読出しレジスタの各ビット出力と、上記デコーダの
   各出力とがそれぞれ供給され、出力が対応する上記設定
   レジスタのチップイネーブル端子にそれぞれ供給される
   ピン対応アンド回路と、 を設けたことを特徴とするＩＣテスタ。