JP2002202910A - 共有メモリへの相対的に再配置および／または反転されたデータおよびアドレス信号の自動検出および訂正 - Google Patents

Abstract

(57)【要約】 【課題】 コンピュータシステムにおいてアドレス線お
よびデータ線の再配置および反転を正確に認識する手段
と、それに対応する修正手段とを提供する。 【解決手段】 第１のデジタル状態の１つのアドレスビ
ットと第１のデジタル状態とは逆の第２のデジタル状態
のすべての残りのアドレスビットとを含む各アドレス
に、第１のアドレス線を介して第１のデータプロセッサ
から共有メモリに書き込むステップと、上記各アドレス
から、第２のアドレス線を介して共有メモリから第２の
データプロセッサに読み出すステップと、読出しアドレ
ス線と書込みアドレス線との相関関係から再配置された
第１のアドレス線を決定するステップとを含む。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明の技術分野は、データ
プロセッサとメモリとの間の接続において反転および再
配置されたアドレス線またはデータ線の検出に関する。

【０００２】

【従来の技術】典型的なコンピューティングシステム
は、主システム基板上のメモリまたはソケットに差し込
まれたメモリを備えている。ホストＣＰＵおよびチップ
セット（第１のシステム）とメモリとの間で結線される
データビットは、一般に、第１のシステムのプリント基
板上で再配置される。その状態が図１に示されている。
書き込まれたデータは読出し時に逆マッピングされるの
で、データ線の再配置は一般にはあまり重要なことでは
ない。しかしながら、デバイスが同じデータ線を使用せ
ずにメモリ内のデータを第１のシステムと共有するため
には、このデータ線再配置を検討して改善する必要があ
る。また、例えばダイナミックＲＡＭ（ＤＲＡＭ）で用
いられているマルチプレックス行／列アドレッシング方
式や、行／列サイズの異なるＤＲＡＭをサポートする必
要性のため、第１のシステムは、一般的には、メモリア
ドレスのアドレスのビットを再配置しなければならな
い。同じアドレス線を使用せずにデバイスがメモリを第
１のシステムと共有しかつ連続アドレスマップを維持す
るために、このアドレス線再配置を検討して改善する必
要がある。また、いくつかのマザーボードは、一部のア
ドレスビットを反転し、かつ、原則としていくつかのデ
ータビットまたはすべてのデータビットを反転すること
ができる。同様に、デバイスが同じアドレス線を使用せ
ずに効果的にメモリを第１のシステムと共有するため
に、このアドレス線の反転を検討して改善する必要があ
る。同様に、原則的として、あらゆるデータ線の同様の
反転を検出して改善することができる。

【０００３】

【発明が解決しようとする課題】標準メモリ（例えば、
ＤＲＡＭ）を使用する多くのシステムでは、アドレス線
およびデータ線の再配置および反転を含むいくつかの操
作が行われる。これらの操作の結果は、データはアドレ
ス線およびデータ線操作の詳しい知識なしでは認識でき
なくなりおよび／または位置指定できなくなり（not lo
catable）、別のアドレス線および／またはデータ線を
介してアクセスされたときに記憶データを使用不可能に
させる。

【０００４】

【課題を解決するための手段】この状況を解消するため
に、本発明は、アドレス線および／またはデータ線の再
配置および／または反転の正確な性質を決定する手段
と、対応する訂正を行う手段とを提供する。

【０００５】１つの応用例は、ＪＥＤＥＣ標準およびＥ
ＩＡＪ標準の双方であるプロセッサ・エンハンスト・メ
モリ・モジュール（ＰＥＭＭ）である。このデバイス
は、標準的なパーソナルコンピュータＰＣ上の標準デュ
アルインライン・メモリモジュールＤＩＭＭスロットに
差し込むが、プロセッサはホストＰＣからの別々のアド
レス線およびデータ線を使用する。

【０００６】本発明の機能を利用しない場合、このデバ
イスは、アドレス線およびデータ線操作が先験的に知ら
れていてかつ決められた方法で補償されない限り、使用
することはできない。しかし、ここで記述する方法を使
用すれば、アドレス線およびデータ線操作が先験的に知
ることができずかつ前もって補償が決められていないＰ
ＣにおいてＰＥＭＭを使用することができる。

【０００７】記憶装置が２組以上のアドレス線および／
またはデータ線を介してアクセスされ、かつ、１組（ま
たは複数組）の記憶線の正確な操作が前もって知られて
いない多くの状況においては、本発明は有用であること
が実証される。

【０００８】

【実施の形態】本発明は、同じメモリへの独立のアドレ
ス線および／またはデータ線を備えた別のシステムに対
して第１のシステムにおけるアドレス線および／または
データ線の再配置および／または反転の正確な性質を自
動的に決定する１組の方法と、この相対的な再配置およ
び／または反転を自動的に訂正する１組の方法とを記述
する。

【０００９】ブロック１２０，１２１で表されるデータ
線およびアドレス線再配置を有するシステムブロック図
が図１に示されている。データが下側メモリソケット１
０１を通して送られる要素は、共有メモリ１０２と設定
可変クロスポイントスイッチ（ＣＣＳ）素子１０３，１
０４と第２のプロセッサ１０５とからなる。

【００１０】ソケット１１０を介して主記憶装置１１１
に送られるデータおよびアドレス用の経路も示されてい
る。図１はアドレスおよびデータ・マップ訂正前のシス
テムを示しており、この場合のＣＣＳ素子は単純なポイ
ント・ツー・ポイント接続として構成される。

【００１１】ホストシステムのデータ線およびアドレス
線のマッピングは、適切なパターンを共有メモリに書き
込んだのちに共有メモリからそれらを読み出すことによ
って決定され得る。どのプロセッサデバイスが書き込ん
でどのプロセッサデバイスが読み出すかということは重
要でなく、各デバイスは実際には読み書きすることがで
きる。１組のデータ線およびアドレス線を用いてデバイ
スによって書き込まれた各パターンが異なる組のデータ
線およびアドレス線を用いてデバイスによって読み出さ
れることが重要である。しかしながら、この場合には、
ＣＳＳ素子の制御下にないプロセッサが、これらのパタ
ーンを書くプロセッサ（インスティゲーティング（inst
igating）・プロセッサ）である。したがって、ＣＣＳ
素子の制御下にあるプロセッサが、共有メモリからこれ
らのパターンを読み込み、かつ、この例ではＣＣＳ素子
（ターゲット・プロセッサ）を構成することによってマ
ッピングを訂正するプロセッサである。したがって、図
１に示されるシステムでは、第２のプロセッサ１０５が
インスティゲーティング・プロセッサであり、第１のプ
ロセッサ１００がターゲット・プロセッサである。ＣＣ
Ｓ素子が第２のプロセッサの次に置かれているので、こ
れは変則的に見えるかもしれない。しかし、この方法の
柔軟性を示すために、ＣＣＳ素子の制御はこの例では第
１のプロセッサに与えられる。

【００１２】第２のプロセッサ１０５は、決定論的な方
法でＣＣＳ素子１０３，１０４を構成するために第１の
プロセッサ１００からの制御信号を単に解釈するだけで
ある。アドレスマップおよびデータマップが決定される
前に、両方のＣＣＳ素子は単純なポイント・ツー・ポイ
ント接続として構成され得る（図１参照）。その初期構
成とは無関係に、最終構成は、１２０および１２１で示
されるように、第１のプロセッサ１００と共有メモリ１
０２との間におけるデータ線およびアドレス線操作の差
異を補償するとともに、必要に応じて（図１では不要）
第２のプロセッサ１０５と共有メモリ１０２との間にお
ける非ＣＣＳ操作も補償しなければならない。図２は、
２０４および２０５で適用される訂正を示す。

【００１３】アドレスマッピング 表１は、２０ビット・アドレス・ホストシステムにおい
てアドレスマッピングを決定するために使用されるイン
スティゲーティング・プロセッサによって書き込まれた
パターンを示す。たった１つのアドレスビットが各エン
トリーでハイ（論理“１”）になるだけであり、また、
ハイであるデータビットの数はハイ・アドレスビットの
値に一致することに留意されたい。各パターンがターゲ
ット・プロセッサ（第１のプロセッサ１００）によって
読み出されるとき、プロセッサは、たった１つのハイビ
ットからなるアドレスを出力し、戻されたデータを調べ
る。戻されたハイ・データビットの数は、どのインステ
ィゲーティング・プロセッサ・アドレス線がターゲット
・プロセッサによってハイ・アドレス線出力にマッピン
グされるかをターゲット・プロセッサに示す。一旦ター
ゲット・プロセッサが２０個のアドレスすべてに問い合
わせると、アドレスＣＳＳ素子は適切な反転マップで構
成され得る。

【００１４】この方法を使うためには、データ線の数
は、与えられたホストシステムにおいてアドレス線の数
に等しいかそれ以上でなければならない。このことは、
今日のホストシステムの大部分では真実である。そうで
ない場合は、各元の出力アドレス以下のアドレスにオー
ル“０”を書き込み、各元の出力アドレス以上のアドレ
スに追加の“１”（または、追加の“１”がなければ、
オール“０”）を書き込むことによって、追加の“１”
の書込みがなされるであろう。

【００１５】データビット自体の配置ではなく、各アド
レスでのデータビット“ハイ”の数だけが重要であるた
め、データマッピングはアドレスマッピングを決定する
ためには訂正される必要がないことに留意されたい。

【００１６】アドレスバス・サイズが異なるホストシス
テムをサポートするためにこの方法が拡張されたり縮小
され得ることは明らかである。提案された方法は最も端
的なものであるであろうが、用いられ得る様々な変形が
あり、例えば、異なるアドレスにパターンを書き込み、
異なるビットを使用して直接に線を識別したり、また
は、互いに組み合わせるだけで個々のアドレス線を決定
するためにビットパターンを使用する方法さえもある。

【表１】

【００１７】アドレス反転 アドレス線の簡単な（相対的）再配置に加えて、アドレ
ス線の大部分が反転されるシステムが存在する。この場
合でも、表１のパターンを使用することができる。しか
しながら、ターゲット・デバイスは、反転の性質に依存
して別のアドレス位置でパターンを探さなければならな
い。

【００１８】アドレス線反転を伴うほとんどのコンピュ
ータ・マザーボードでは、Ａ６よりも上の２本のアドレ
ス線だけが反転されない。これらは、ある特別な機能を
もつＡ１０およびＡ１１である。しかしながら、これら
の線はどこにでもあるように再配置され得ない。ＳＤＲ
ＡＭ実用の性質により、これらの線はＡ７からＡ１９ま
で（すなわち、１４の可能な位置）にあり得るだけであ
る。我々はどの線がどれであるかを前もって知らないの
で、すべての可能性を検証しなければならない。１４本
の線のうち１２本が反転している場合を考えてみると、
９１の可能性があることが分かる。非反転を“０”で反
転を“１”で表すと、２つの“０”と１２個の“１”と
の組合せがどのくらいあるかが問題となる。ここで、ど
の“０”がＡ１０またはＡ１１を表すのかを知る必要は
ない。ここでの目的は、アドレス空間における位置を検
索して、アドレス線再配置を決定するために表１のパタ
ーンを調べることである。パターンが見つかれば、アド
レス線反転が決定されるので、それ以上のパターンは不
要である。第１の位置に第１の“０”を固定すると、残
りの１３個の位置に第２の“０”を動かすことによって
作られる１３個の可能なパターンがある。次に、第２の
位置の第１の“０”を固定すると、第２の“０”を再配
置することによって可能な新たな１２個のパターンがあ
る。これらの方法を続けると、１３＋１２＋１１＋１０
＋９＋８＋７＋６＋５＋４＋３＋２＋１＝９１個の固有
可能性をカウントできる。

【００１９】これは、パターンを探すときに使われるべ
き効率的で包括的な検索を可能にする。（各元のアドレ
スは、徹底的にチェックされるたった９１個の可能な物
理アドレスだけにマッピングされ得るであろう。）

【００２０】しかしながら、アドレス線反転の数が全く
分からないとすれば、少なくとも１つのパターンを見つ
けるのに共有メモリ全体にわたってロバスト検索を実行
する必要があるかもしれない。しかし、１つのパターン
が見つけられると、この位置とアドレス線の性質とを用
いて残りのパターンの検索を続けることにより、検索を
限定することができる。例えば、一旦アドレス線が見つ
かると、残りの検索ではその特定のアドレス線に一定信
号を供給することができるので、残りの検索を半分に抑
えることができる。

【００２１】また、上記方法はアドレスパターンを見つ
けるプロセスを速くするために使用することができる
が、すべてのメモリ位置の単純スキャンだけでも機能す
る。一旦これらのパターンすべてが検出されると、実際
には、各アドレス線位置は“１”に設定された固有の数
のビットによってマークされており、したがって、十分
な情報が相対アドレス線の順序変更（reordering）およ
び／または反転の性質を完全に決定するために存在す
る。

【００２２】データマッピング 表２は、３２ビット・データシステムでデータマッピン
グを決定するために必要なインスティゲーティング・プ
ロセッサによって書き込まれたパターンを示す。

【表２】

【００２３】各３２ビットグループは同じデータ線順序
変更を有し（それらは同じ物理的データ線を使用し）か
つパターンが直交しているので、パターンは、ターゲッ
ト・プロセッサによって読み取られ結合されて、各３２
ビットグループに適用された単一の固有順序変更を決定
することができる。これら特定のパターンは、０番目の
ビットが各グループから０信号を受信するように選択さ
れた。同様に、１番目のビットは、Ｎ番グループ〜（Ｎ
＋３）番グループから０，０，０，０，１信号をそれぞ
れ受信し、Ｎ番グループ〜（Ｎ＋３）番グループから
１，１，１，１，１信号をそれぞれ受信する３１番目の
ビットまで同様である。これにより、ターゲットプロセ
ッサは、データ線がどのように相対的に配列されるかを
容易に分かる。例えば、５番目のデータ線では、Ｎ番グ
ループ〜（Ｎ＋３）番グループから０，０，１，０，１
信号をそれぞれ受信した線は、（「反対側」の５番目の
線に対応する）正しいデータ線であるだろう。実際に、
アドレスＮとアドレスＮ＋４との間に書き込まれた２進
データのマトリックスを想定してそれを９０度反時計回
りに回転させると、０〜３２の２進値の表が作成され、
また、ターゲット・プロセッサがこのデータを読み出し
てこの回転を実行すると、作成された表は、各ターゲッ
ト・プロセッサ・データ線（０〜３２）が各インスティ
ゲーティング・プロセッサ・データ線にどのようにマッ
ピングされるかを順に表す。データ線は同じであるか
ら、非シーケンシャルデータ位置でまたは異なる時間に
同じ位置でも、同様の方法を使用することができる。具
体的な例として、０番目のデータ線および１番目のデー
タ線だけが２つのプロセッサ間で相対的に再配置される
と仮定する。この場合、第１のプロセッサによって書き
込まれたパターンは、Ｎ番位置〜（Ｎ＋３）番位置にお
ける第２のプロセッサから見ると、０ｘＦＦＦＦ０００
０，０ｘＦＦ００ＦＦ００，０ｘＦ０Ｆ０Ｆ０Ｆ０，０
ｘＣＣＣＣＣＣＣＣ，０ｘＡＡＡＡＡＡＡ９となって、
ちょうど０番目のビットを見ると、Ｎ番位置〜（Ｎ＋
３）番位置における信号は０，０，０，０，１となり、
また、ちょうど１番目のビットを見ると、信号は同様に
０，０，０，０，０になり、これは０番目のビットと１
番目のビットとが相対的に再配置されていることを明確
に表す。このプロセス全体は、概念的には、受信パター
ンを互いの先頭に積み重ねることによって２進値のマト
リックスを作成し、それを９０度回転させて、どのビッ
トがどのビットにマッピングされるかを表す表を作成す
るものと考えることができる。例えば、上記例におい
て、受信パターンは、表３に示すように書き込まれ得
る。

【表３】

【００２４】また、これらを回転すると、表４に示すよ
うな相対ビットマッピングの表が得られる。

【表４】

【００２５】データ反転 運よく、データ線が反転されるケースは遭遇されなかっ
た。データおよびアドレス・スクランブルの先頭でのデ
ータ線の任意の反転と任意のアドレス反転とは最終テス
トと考えられ得る。しかしながら、上述した原理は、こ
の「最悪事態」シナリオを解決するためにここでも適用
することができる。表１および表２のパターンを書き込
むことに加えて、メモリの残りが０ｘ００００００００
に設定されると、数字“０”は常に同じデータ反転およ
びスクランブリングによって同じ数にマッピングされる
ので、反転データビットは多くの繰返し任意数字を生じ
させる。一旦パターンを読むプロセッサが共有メモリの
大部分が同じ任意の数字を含むと判断すると、（いかな
るデータ線再配置もなしに）この数字におけるすべての
非ゼロビットの直接反転を適用することができる。その
後、この「反転マップ」は、共有メモリに読み書きされ
るすべての信号に適用され得る。これは、パターンは反
転されたデータビットに対して訂正されるので、データ
マッピング，アドレス線マッピングおよびアドレス線反
転に対するすべての方法が使用されることを可能にさせ
る。

【００２６】結果 一旦相対的データ線順序変更および反転とアドレス線順
序変更および反転とが決定されると、必要な訂正が、パ
ターン生成側かパターン受信側のいずれかから、ハード
ウェアかソフトウェアのいずれかにおいて適用される。
例えば、訂正メカニズムは、パターン生成側でＣＣＳ素
子を使用して実行されていた。これらは、前に検出され
た相対的再配置を補償するハードウェアスイッチを構成
する特別なコードを受け取る。共有メモリ自体を使用す
る第２のシステムにこれらの命令を供給すると、第１の
システムは、命令が第２のシステムによって正確に認識
されるために任意のミスマッチを訂正するか、どんなミ
スマッチにもかかわらずロバストであるシステムを使用
しなければならない。１つのそのようなシステムは、同
じ位置にある連続したオール“１”またはオール“０”
のパターンである。この例では、第２のシステムによっ
て認識されるようにコードを事前訂正するために１層の
ソフトウェアが使用される。一旦ＣＣＳ素子が適切なア
ドレスおよびデータ反転マップで適切に構成されると、
第１のプロセッサと第２のプロセッサとの間のメモリ共
有および通信が開始され得る。

【００２７】図２は、図１のそれと同じシステムブロッ
ク図を示すが、アドレスおよびデータ・マップが訂正さ
れている。ＣＣＳ素子は第１のシステムにあるアドレス
およびデータ・マップの正確な反転であるように構成さ
れる結果、データ線とアドレス線とは正しく整合され
る。この例では、アドレス反転またはデータ反転は示さ
れていないが、それは第１のシステム上のソフトウェア
で行われる。それは、いずれかのシステム上のハードウ
ェアで行われるか、第２のシステム上のソフトウェアで
行われる。

【００２８】回路例 このセクションは、設定可変クロスポイントスイッチＣ
ＣＳのタスクを実行する回路例を示す。理想的なＣＣＳ
は、今日入手可能なクロスバー集積回路によく似た、設
定可変ゼロ遅延スイッチのＮ×Ｍマトリックスからな
る。クロスバー技術が利用できないならば、マルチプレ
クサを用いて同様の回路を実現することができる。マル
チプレクサを用いる場合、ＡＳＩＣかＦＰＧＡ技術を利
用することが望ましいかもしれない。その他の技術もこ
こで使用されてもよい。

【００２９】データ訂正用のマルチプレクサベースＣＣ
Ｓの例 図３は、典型的なホストシステムにあるデータマッピン
グを訂正するように設計されたマルチプレクサベース設
定可変クロスポイントスイッチ回路を示す。この回路は
完全に設定可変であるが、全バイトのみが３２ビットワ
ード・ツイスター３００内で再配置され得るという制限
がある。これらのバイト内では、各ビットはまた、バイ
ト・ツイスター３１０，３１１，３１２，３１３を用い
て再配置され得る。回路のバイト・ツイスター部は、そ
れぞれ２４ビットからなる４つの制御ワード３０８を必
要とする。３ビットが、各バイトの各ビットの配置を制
御するために各マルチプレクサに配線される。回路のワ
ード・ツイスター部は、８ビットからなる１つの制御ワ
ード３０９を必要とする。２ビットが、ワードの各バイ
トの配置を制御するために各マルチプレクサに配線され
る。

【００３０】共有メモリデータは８ビットバイト３０
７，３１５，３２３，３３１に入力される。バイト・ツ
イスター３１０，３１１，３１２，３１３は、図４に示
されるように、入力３０５と出力ビット３２０，３２
１，３２７を備えている。図３に示されたワード・ツイ
スターは、スレーブプロセッサ出力データをバイト３４
７，３５５，３６３，３７１で供給する。ワード・ツイ
スターは、入力３３０，３２９，３３２，３３３および
出力バイト３４７，３５５，３６３，３７１を備えて図
５に示されている。

【００３１】ＳＤＲＡＭ制御線は常に最小粒度としての
データバイトでくくられる（bundle）ので、図３のよう
な回路構成はほとんどの従来システムに対して十分であ
る。単純化するために、この回路のすべてのデータ線は
双方向であると仮定される。いくつかのシステムは３２
ビット境界の両側でバイトを再配置することに留意すべ
きである。この場合の補償として、１層のホストソフト
ウェアが、バイトが３２ビット境界内でグループ化され
るようにバイトを再配置するのに使用される。この後、
ハードウェアはワード・ツイスティングおよびバイト・
ツイスティングを終了する。

【００３２】アドレス訂正用のマルチプレクサベースＣ
ＣＳ 図６は、典型的なホストシステムにあるアドレスマッピ
ングを訂正するように設計されたマルチプレクサベース
回路を示す。この回路は完全に設定可変であるが、行ア
ドレスだけが完全なＳＤＲＡＭアドレスワード（アドレ
ス・ツイスター部分）内で再配置され得ることに留意さ
れたい。この回路のアドレス・ツイスター部４０１は、
５６ビットからなる１つの制御ワード４０２を必要とす
る。４ビットが、各行アドレス線の配置を制御するため
に各マルチプレクサに配線される。

【００３３】８つの列アドレスビットしか使用されない
（ｘ１６ＳＤＲＡＭ）ならばホストチップセットは一般
にＳＤＲＡＭ列アドレスビットを再配置しないので、そ
のような回路はほとんどの従来システムに対して十分で
ある。これらの回路は本発明の典型的な応用例である。
図７は、アドレス訂正用の図６に示されたマルチプレク
サベースＣＣＳのアドレス部分を示す。

【００３４】以上の説明に関して更に以下の項を開示す
る。 （１）第２のプロセッサが共有メモリにアクセスするた
めの第２のアドレス線に対する、第１のデータプロセッ
サが該共有メモリにアクセスするための第１のアドレス
線の再配置の存在を検出する方法であって、第１のデジ
タル状態にある１つのアドレスビットと該第１のデジタ
ル状態とは逆の第２のデジタル状態にあるすべての残り
のアドレスビットとを有する各アドレスに対して、前記
第１のアドレス線を介して前記第１のデータプロセッサ
から前記共有メモリに固有データを書き込むステップ
と、前記第１のデジタル状態にある１つのアドレスビッ
トと前記第２のデジタル状態にあるすべての残りのアド
レスビットとを有する各アドレスから、前記第２のアド
レス線を介して前記第２のデータプロセッサに前記共有
メモリから読み出すステップと、前記固有データを読み
出すための前記読出しアドレス線と前記固有データを書
き込むための前記書込みアドレス線とを互いに関係付け
ることによって、再配置された第１のアドレス線を決定
するステップと、を含む、方法。 （２）前記固有データが、前記第１のアドレス線を介し
た前記書込み時に前記第１のデジタル状態を有するビッ
ト位置に対応する複数の第１のデジタル状態のビットか
らなる、第１項記載の方法。 （３）前記第２のプロセッサによる前記共有メモリへの
次のアクセスのために前記決定された再配置された第１
のアドレス線に対応する前記第２のアドレス線を再配置
するステップを更に含む、第１項記載の方法。 （４）第２のプロセッサが共有メモリにアクセスするた
めの第２のアドレス線に対する、第１のデータプロセッ
サが該共有メモリにアクセスするための第１のアドレス
線の反転の存在を検出する方法であって、第１のデジタ
ル状態にある１つのアドレスビットと前記第１のデジタ
ル状態の固有データとは逆の第２のデジタル状態にある
すべての残りのアドレスビットとを有する各アドレス
に、前記第１のアドレス線を介して前記第１のデータプ
ロセッサから前記共有メモリに書き込むステップと、前
記第１のデジタル状態にある１つのアドレスビットと前
記第２のデジタル状態にあるすべての残りのアドレスビ
ットとを有する各アドレスから、前記第２のアドレス線
を介して前記第２のデータプロセッサに前記共有メモリ
から読み出すステップと、予期される反転された第１の
アドレス線の各組合せごとに、前記第１のデジタル状態
にある１つのアドレスビットと前記第２のデジタル状態
にあるすべての残りのアドレスビットとを有する各アド
レスから、前記第２のアドレス線を介して前記第２のデ
ータプロセッサに前記共有メモリから読み出すステップ
と、前記固有データを読み出すための前記読出しアドレ
ス線と前記固有データを書き込むための前記書込みアド
レス線とを互いに関係付けることによって、反転された
第１のアドレス線を決定するステップと、を含む、方
法。 （５）前記固有データが、前記第１のアドレス線を介し
た前記書込み時に前記第１のデジタル状態を有するビッ
ト位置に対応する複数の第１のデジタル状態のビットか
らなる、第４項記載の方法。 （６）前記第２のプロセッサによる前記共有メモリへの
次のアクセスのために、前記決定された反転された第１
のアドレス線に対応する前記第２のアドレス線を反転す
るステップを更に含む、第４項記載の方法。 （７）第２のプロセッサが共有メモリにアクセスするた
めの第２のデータ線に対する、第１のデータプロセッサ
が該共有メモリにアクセスするための第１のデータ線の
反転の存在を検出する方法であって、少なくとも１つの
所定のアドレスに、前記第１のデータ線を介して前記第
１のデータプロセッサから前記共有メモリに複数の所定
のデータワードを書き込むステップであって、第１のデ
ータワードが、第１のデジタル状態と第２のデジタル状
態とを交互するビットを含み、第２のデータワードが、
前記第１のデジタル状態と前記第２のデジタル状態とを
交互するビット対を有し、各後続のデータワードが、前
のデータワードのビット数の２倍の前記第１のデジタル
状態および前記第２のデジタル状態のビットの交互グル
ープを有し、最後のデータワードが、前記第１のデジタ
ル状態の最下位ビットの半数と前記第２のデジタル状態
の最上位ビットの半数とを含む、ステップと、前記少な
くとも１つの所定のアドレスのそれぞれからの前記複数
の所定のデータワードを前記第２のデータ線を介して前
記共有メモリから前記第２のデータプロセッサに読み出
すステップと、前記複数の所定のデータワードの特定の
ビットのビット値と第１のデータ線とを互いに関係付け
ることによって、再配置された第１のデータ線を決定す
るステップと、を含む、方法。 （８）前記少なくとも１つの所定のアドレスが単一アド
レスからなり、前記所定のアドレスに書き込み前記所定
のアドレスから読み出す前記ステップが、前記単一アド
レスへの各所定のデータワードの書き込みと前記単一ア
ドレスからの前記所定のデータワードの読出しとが連続
して行われる、第７項記載の方法。 （９）前記少なくとも１つの所定のアドレスが複数の連
続アドレスからなる、第７項記載の方法。 （１０）前記第２のプロセッサによる前記共有メモリへ
の次のアクセスのために、前記決定された再配置された
第１のデータ線に対応する前記第２のデータ線を再配置
するステップを更に含む、第７項記載の方法。 （１１）第２のプロセッサが共有メモリにアクセスする
ための第２のデータ線に対する、第１のデータプロセッ
サが該共有メモリにアクセスするための第１のデータ線
の反転の存在を検出する方法であって、メモリの各アド
レスに、前記第１のデータ線を介して前記第１のデータ
プロセッサから前記共有メモリに、全ビットが第１のデ
ジタル状態にある所定のデータワードを書き込むステッ
プと、前記メモリの各アドレスから、前記第２のデータ
線を介して前記第２のデータプロセッサに前記共有メモ
リから読み出すステップと、前記第１のデジタル状態と
は逆の第２のデジタル状態を読むための読出しデータ線
と前記所定のデータワードの対応ビットを書き込むため
の前記書込みデータ線とを互いに関係付けることによっ
て、反転された第１のデータ線を決定するステップと、
を含む、方法。 （１２）前記第２のプロセッサによる前記共有メモリへ
の次のアクセスのために、前記決定された反転された第
１のデータ線に対応する前記第２のデータ線を反転する
ステップを更に含む、第１１項記載の方法。 （１３）１組の互いに関連する方法は、第２のプロセッ
サ（１０５）からメモリ（１０２）への第２の組のアド
レス線および／またはデータ線に対する、第１のプロセ
ッサ（１００）から同じメモリ（１０２）へのアドレス
線（１２１）および／またはデータ線（１２０）の再配
置および／または反転の存在および正確な性質を検出す
る。第１のプロセッサ（１００）とメモリ（１０２）と
の間に配線されたデータビットは、一般に、プリント回
路基板上に再配置される。これらの相対再配置および／
または反転を訂正する１組の関連方法は、アドレス設定
可変クロスポイントスイッチ（１０３）とデータ設定可
変クロスポイントスイッチ（１０４）として用いられ
る。これらの方法は、一つのプロセッサがメモリ（１０
２）の所定のアドレスに所定のデータを書き込むことを
含む。他のプロセッサは、メモリ（１０２）からデータ
を読み出すことによって再配置を決定する。

【図面の簡単な説明】

【図１】アドレスおよびデータに対するマップ修正前の
システムブロック図。

【図２】アドレスおよびデータに対するマップ修正後の
システムブロック図。

【図３】マルチプレクサベースの設定可変型データ修正
用クロスポイントスイッチＣＣＳを示す図。

【図４】マルチプレクサベースの設定可変型データ修正
用クロスポイントスイッチＣＣＳのバイトツイスター部
を示す図。

【図５】マルチプレクサベースの設定可変型データ修正
用クロスポイントスイッチＣＣＳのワードツイスター部
を示す図。

【図６】マルチプレクサベースの設定可変型アドレス修
正用クロスポイントスイッチ（ＣＣＳ）を示す図。

【図７】マルチプレクサベースの設定可変型アドレス修
正用クロスポイントスイッチＣＣＳのアドレス部を示す
図。

───────────────────────────────────────────────────── フロントページの続き (72)発明者 スティーヴン トロートマン 茨城県つくば市松代３−７−16 Ｆターム(参考） 5B060 MM06

Claims (1)

【特許請求の範囲】
1. 【請求項１】 第２のプロセッサが共有メモリにアクセ
   スするための第２のアドレス線に対する、第１のデータ
   プロセッサが該共有メモリにアクセスするための第１の
   アドレス線の再配置の存在を検出する方法であって、 第１のデジタル状態にある１つのアドレスビットと該第
   １のデジタル状態とは逆の第２のデジタル状態にあるす
   べての残りのアドレスビットとを有する各アドレスに対
   して、前記第１のアドレス線を介して前記第１のデータ
   プロセッサから前記共有メモリに固有データを書き込む
   ステップと、 前記第１のデジタル状態にある１つのアドレスビットと
   前記第２のデジタル状態にあるすべての残りのアドレス
   ビットとを有する各アドレスから、前記第２のアドレス
   線を介して前記第２のデータプロセッサに前記共有メモ
   リから読み出すステップと、 前記固有データを読み出すための前記読出しアドレス線
   と前記固有データを書き込むための前記書込みアドレス
   線とを互いに関係付けることによって、再配置された第
   １のアドレス線を決定するステップと、 を含む、方法。