JPH0554686A - 入力回路 - Google Patents
入力回路Info
- Publication number
- JPH0554686A JPH0554686A JP21209191A JP21209191A JPH0554686A JP H0554686 A JPH0554686 A JP H0554686A JP 21209191 A JP21209191 A JP 21209191A JP 21209191 A JP21209191 A JP 21209191A JP H0554686 A JPH0554686 A JP H0554686A
- Authority
- JP
- Japan
- Prior art keywords
- power supply
- input circuit
- logic level
- channel
- transistor
- Prior art date
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- Pending
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Abstract
(57)【要約】
【目的】入力回路の高電源電位側でのロジックレベルの
安定化を計る。 【構成】入力回路のＰチャンネルトランジスタ間とＮチ
ャンネルトランジスタのソース電位間にメモリセルトラ
ンジスタと同しきい値電圧を有するトランジスタからな
る電流バイパス手段を設けて成る。電源電位が上がると
電流バイパス手段が動作するため見かけ上Ｐチャンネル
型トランジスタの能力が弱められロジックレベルの上昇
を抑えることができる。
安定化を計る。 【構成】入力回路のＰチャンネルトランジスタ間とＮチ
ャンネルトランジスタのソース電位間にメモリセルトラ
ンジスタと同しきい値電圧を有するトランジスタからな
る電流バイパス手段を設けて成る。電源電位が上がると
電流バイパス手段が動作するため見かけ上Ｐチャンネル
型トランジスタの能力が弱められロジックレベルの上昇
を抑えることができる。
Description
【０００１】
【産業上の利用分野】本発明はアドレス信号を検出する
機能を有する入力回路に関する。
機能を有する入力回路に関する。
【０００２】
【従来の技術】図２に従来の入力回路を示す。図２にお
いて１は電源電位、２は接地電位、７はアドレス信号入
力端子、８は制御信号入力端子、９は入力回路の出力端
子、３、４はＰチャンネル型トランジスタ、５、６はＮ
チャンネル型トランジスタである。この回路は制御信号
入力端子８に有効な制御信号（接地電位状態）が入ると
アドレス信号入力端子に入っているアドレス信号に応じ
た出力信号を出力端子９から出力する。非有効な制御信
号（電源電位状態）時はアドレス信号に応じた出力信号
が出力端子９から出力されない。
いて１は電源電位、２は接地電位、７はアドレス信号入
力端子、８は制御信号入力端子、９は入力回路の出力端
子、３、４はＰチャンネル型トランジスタ、５、６はＮ
チャンネル型トランジスタである。この回路は制御信号
入力端子８に有効な制御信号（接地電位状態）が入ると
アドレス信号入力端子に入っているアドレス信号に応じ
た出力信号を出力端子９から出力する。非有効な制御信
号（電源電位状態）時はアドレス信号に応じた出力信号
が出力端子９から出力されない。
【０００３】
【発明が解決しようとする課題】図２に示す入力回路は
ロジックレベルを持っている。アドレス信号がロジック
レベル以上の時は出力端子９は接地電位２となり、アド
レス信号がロジックレベル下時は出力は電源電位１とな
る。メモリを例にとればロジックレベルは０．８Ｖ〜
２．２Ｖ（ＴＴＬ論理）内にはいることが要求される。
電源電位１が高ければロジックレベルも上がり、低けれ
ばロジックレベルは下がる。電源電位が高い場合ノイズ
レベルが高いため電源線や接地線が大きく揺れロジック
レベルが悪化し２．２Ｖ以内にはいることが難しくな
る。
ロジックレベルを持っている。アドレス信号がロジック
レベル以上の時は出力端子９は接地電位２となり、アド
レス信号がロジックレベル下時は出力は電源電位１とな
る。メモリを例にとればロジックレベルは０．８Ｖ〜
２．２Ｖ（ＴＴＬ論理）内にはいることが要求される。
電源電位１が高ければロジックレベルも上がり、低けれ
ばロジックレベルは下がる。電源電位が高い場合ノイズ
レベルが高いため電源線や接地線が大きく揺れロジック
レベルが悪化し２．２Ｖ以内にはいることが難しくな
る。
【０００４】本発明の目的は高電源電位側のロジックレ
ベルの改善にある。
ベルの改善にある。
【０００５】
【課題を解決するための手段】本発明の入力回路はＰチ
ャンネル型トランジスタ間とＮチャンネル型トランジス
タのソース電位間にメモリセルと同しきい値電圧を持つ
トランジスタからなる電流バイパス手段を設けて成る。
ャンネル型トランジスタ間とＮチャンネル型トランジス
タのソース電位間にメモリセルと同しきい値電圧を持つ
トランジスタからなる電流バイパス手段を設けて成る。
【０００６】
【作用】電源電位が上がると電流バイパス手段が動作す
るため見かけ上Ｐチャンネル型トランジスタの能力が弱
められロジックレベルの上昇を抑えることができる。
るため見かけ上Ｐチャンネル型トランジスタの能力が弱
められロジックレベルの上昇を抑えることができる。
【０００７】
【実施例】本発明の実施例を図１に示す。図１において
図２と同番号の物は図２中のそれと同意である。図１に
おいて１０はメモリセルトランジスタと同しきい値電圧
を持つＮチャンネル型トランジスタである。ＭＡＳＫ−
ＲＯＭはメモリセルトランジスタのしきい値電圧に高低
差をつけこれを０、１データに対応させ読み出しを行っ
ている。高い方のしきい値電圧は４〜５Ｖと非常に大き
い。低い方のしきい値電圧はメモリセル周辺回路のトラ
ンジスタと同一である。ＭＡＳＫ−ＲＯＭの場合メモリ
セル周辺回路にこの高いしきい値電圧トランジスタを使
用することができる。
図２と同番号の物は図２中のそれと同意である。図１に
おいて１０はメモリセルトランジスタと同しきい値電圧
を持つＮチャンネル型トランジスタである。ＭＡＳＫ−
ＲＯＭはメモリセルトランジスタのしきい値電圧に高低
差をつけこれを０、１データに対応させ読み出しを行っ
ている。高い方のしきい値電圧は４〜５Ｖと非常に大き
い。低い方のしきい値電圧はメモリセル周辺回路のトラ
ンジスタと同一である。ＭＡＳＫ−ＲＯＭの場合メモリ
セル周辺回路にこの高いしきい値電圧トランジスタを使
用することができる。
【０００８】トランジスタ１０は高いしきい値電圧を持
ったトランジスタで、電流バイパス手段はこのトランジ
スタからなる。この手段はトランジスタ１０のドレイン
点電位がその高いしきい値電圧を越えないと電流が流れ
ない。電源電位１が上昇すると制御信号をゲートとした
Ｐチャンネル型トランジスタ３のドレイン点も上昇す
る。ドレイン点電位が高いしきい値電圧を越えると電流
バイパス手段に電流が流れるため制御信号をゲートとし
たＰチャンネル型トランジスタ３のドレイン電位が下が
る。従って電源電位１が上がってもトランジスタ３のド
レイン点の電位が上がらないためロジックレベルを安定
化させることができる。
ったトランジスタで、電流バイパス手段はこのトランジ
スタからなる。この手段はトランジスタ１０のドレイン
点電位がその高いしきい値電圧を越えないと電流が流れ
ない。電源電位１が上昇すると制御信号をゲートとした
Ｐチャンネル型トランジスタ３のドレイン点も上昇す
る。ドレイン点電位が高いしきい値電圧を越えると電流
バイパス手段に電流が流れるため制御信号をゲートとし
たＰチャンネル型トランジスタ３のドレイン電位が下が
る。従って電源電位１が上がってもトランジスタ３のド
レイン点の電位が上がらないためロジックレベルを安定
化させることができる。
【０００９】ロジックレベルの安定化以前はＰチャンネ
ル型トタンジスタ３のソース・ドレイン間電位差はほと
んどない。通常メモリなどの仕様電源中心は５Ｖであ
る。ロジックレベルの安定化は電源５Ｖ程度から行いた
い。そうすると電流バイパス手段はひとつのトランジス
タで良いことになる。電流バイパス手段にしきい値の高
いトランジスタを使用したときは構成部品が少なくてす
むというメリットがある。
ル型トタンジスタ３のソース・ドレイン間電位差はほと
んどない。通常メモリなどの仕様電源中心は５Ｖであ
る。ロジックレベルの安定化は電源５Ｖ程度から行いた
い。そうすると電流バイパス手段はひとつのトランジス
タで良いことになる。電流バイパス手段にしきい値の高
いトランジスタを使用したときは構成部品が少なくてす
むというメリットがある。
【００１０】
【発明の効果】以上述べたように本発明によれば、高電
源電位側でのロジックレベルの安定化が計れる。
源電位側でのロジックレベルの安定化が計れる。
【図１】本発明の入力回路の実施例を示す回路図。
【図２】従来の入力回路の実施例を示す回路図。
１ 電源電位 ２ 接地電位 ３，４，Ｐチャンネル型トランジスタ ５，６，１０ Ｐチャンネル型トランジスタ ７ アドレス信号入力端子 ８ 制御信号入力端子 ９ 入力回路出力端子
Claims (1)
- 【請求項１】アドレス信号と制御信号を入力としたＣ−
ＭＯＳ型ＮＯＲ構成のアドレス信号を検出する機能を有
す入力回路において、前記入力回路のＰチャンネル型ト
ランジスタ間とＮチャンネル型トランジスタのソースが
接続される電位との間にメモリセルトランジスタと同し
きい値電圧を有するトランジスタから成る電流バイパス
手段を設けたことを特徴とする入力回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21209191A JPH0554686A (ja) | 1991-08-23 | 1991-08-23 | 入力回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21209191A JPH0554686A (ja) | 1991-08-23 | 1991-08-23 | 入力回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0554686A true JPH0554686A (ja) | 1993-03-05 |
Family
ID=16616728
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP21209191A Pending JPH0554686A (ja) | 1991-08-23 | 1991-08-23 | 入力回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0554686A (ja) |
-
1991
- 1991-08-23 JP JP21209191A patent/JPH0554686A/ja active Pending
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