JPH0554669A - 入力回路 - Google Patents

入力回路

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Publication number
JPH0554669A
JPH0554669A JP3212089A JP21208991A JPH0554669A JP H0554669 A JPH0554669 A JP H0554669A JP 3212089 A JP3212089 A JP 3212089A JP 21208991 A JP21208991 A JP 21208991A JP H0554669 A JPH0554669 A JP H0554669A
Authority
JP
Japan
Prior art keywords
potential
channel type
transistor
logic level
raised
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP3212089A
Other languages
English (en)
Inventor
Akira Uematsu
彰 植松
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Seiko Epson Corp
Original Assignee
Seiko Epson Corp
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Filing date
Publication date
Application filed by Seiko Epson Corp filed Critical Seiko Epson Corp
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Abstract

(57)【要約】 【目的】入力回路の高電源電位側でのロジックレベルの
安定化を計る。 【構成】入力回路のＰチャンネルトランジスタ間とＮチ
ャンネルトランジスタのソース電位間にＮチャンネル型
トランジスタからなる電流バイパス手段を設ける。電源
電位が上がると電流バイパス手段が動作するため見かけ
上Ｐチャンネル型トランジスタの能力が弱められロジッ
クレベルの上昇を抑えることができる。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明はアドレス信号を検出する
機能を有する入力回路に関する。
【０００２】
【従来の技術】図２に従来の入力回路を示す。図２にお
いて１は電源電位、２は接地電位、７はアドレス信号入
力端子、８は制御信号入力端子、９は入力回路の出力端
子、３、４はＰチャンネル型トランジスタ、５、６はＮ
チャンネル型トランジスタである。この回路は制御信号
入力端子８に有効な制御信号（接地電位状態）が入ると
アドレス信号入力端子に入っているアドレス信号に応じ
た出力信号を出力端子９から出力する。非有効な制御信
号（電源電位状態）時はアドレス信号に応じた出力信号
が出力端子９から出力されない。
【０００３】
【発明が解決しようとする課題】図２に示す入力回路は
ロジックレベルを持っている。アドレス信号がロジック
レベル以上の時は出力端子９は接地電位２となり、アド
レス信号がロジックレベル下時は出力は電源電位１とな
る。メモリを例にとればロジックレベルは０．８Ｖ〜
２．２Ｖ（ＴＴＬ論理）内にはいることが要求される。
電源電位１が高ければロジックレベルも上がり、低けれ
ばロジックレベルは下がる。電源電位が高い場合ノイズ
レベルが高いため電源線や接地線が大きく揺れロジック
レベルが悪化し２．２Ｖ以内にはいることが難しくな
る。
【０００４】本発明の目的は高電源電位側のロジックレ
ベルの改善にある。
【０００５】
【課題を解決するための手段】本発明の入力回路はＰチ
ャンネル型トランジスタ間とＮチャンネル型トランジス
タのソース電位間にＮチャンネル型トランジスタからな
る電流バイパス手段を設けて成る。
【０００６】
【作用】電源電位が上がると電流バイパス手段が動作す
るため見かけ上Ｐチャンネル型トランジスタの能力が弱
められロジックレベルの上昇を抑えることができる。
【０００７】
【実施例】本発明の実施例を図１に示す。図１において
図２と同番号の物は図２中のそれと同意である。図１に
おいて１０、１１、１２はＮチャンネル型トランジスタ
である。トランジスタ１０、１１、１２が電流バイパス
手段であり、トランジスタ１０のドレイン点電位が各ト
ランジスタのしきい値電圧和を越えないと電流が流れな
い回路である。電源電位１が上昇すると制御信号をゲー
トとしたＰチャンネル型トランジスタ３のドレイン点も
上昇する。ドレイン点電位が前述したしきい値和を越え
ると電流バイパス手段に電流が流れるため制御信号をゲ
ートとしたＰチャンネル型トランジスタ３のドレイン電
位が下がる。
【０００８】従って電源電位１が上がってもトランジス
タ３のドレイン点の電位が上がらないためロジックレベ
ルを安定化させることができるのである。ロジックレベ
ルの安定化を開始させたい電源電位は安定化以前はＰチ
ャンネル型トタンジスタ３のソース・ドレイン間電位差
があまりないことから電流バイパス手段のしきい値和と
イコールにとればよい。ロジックレベル安定化開始電源
電位は電流バイパス手段を構成するトランジスタの直列
段数を変えることによってどうとでもできる。
【０００９】
【発明の効果】以上述べたように本発明によれば、高電
源電位側でのロジックレベルの安定化が計れる。
【図面の簡単な説明】
【図１】本発明の入力回路の実施例を示す回路図。
【図２】従来の入力回路の実施例を示す回路図。
【符号の説明】
１ 電源電位 ２ 接地電位 ３，４，Ｐチャンネル型トランジスタ ５，６，１０，１１，１２ Ｎチャンネル型トランジス
タ ７ アドレス信号入力端子 ８ 制御信号入力端子 ９ 入力回路出力端子

Claims (1)

    【特許請求の範囲】
  1. 【請求項１】アドレス信号と制御信号を入力としたＣ−
    ＭＯＳ型ＮＯＲ構成のアドレス信号を検出する機能を有
    す入力回路において、前記入力回路のＰチャンネル型ト
    ランジスタ間とＮチャンネル型トランジスタのソースが
    接続される電位との間にＮチャンネル型トランジスタか
    ら成る電流バイパス手段を備えたことを特徴とする入力
    回路。
JP3212089A 1991-08-23 1991-08-23 入力回路 Pending JPH0554669A (ja)

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JP3212089A JPH0554669A (ja) 1991-08-23 1991-08-23 入力回路

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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8540403B2 (en) 2009-09-16 2013-09-24 Fujitsu Limited Illumination device, electronic apparatus including the same, and method of manufacturing illumination device

Cited By (1)

* Cited by examiner, † Cited by third party
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US8540403B2 (en) 2009-09-16 2013-09-24 Fujitsu Limited Illumination device, electronic apparatus including the same, and method of manufacturing illumination device

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