JPH0554670A - 入力回路 - Google Patents
入力回路Info
- Publication number
- JPH0554670A JPH0554670A JP3212090A JP21209091A JPH0554670A JP H0554670 A JPH0554670 A JP H0554670A JP 3212090 A JP3212090 A JP 3212090A JP 21209091 A JP21209091 A JP 21209091A JP H0554670 A JPH0554670 A JP H0554670A
- Authority
- JP
- Japan
- Prior art keywords
- potential
- channel type
- transistor
- logic level
- current
- Prior art date
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- Pending
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Abstract
(57)【要約】
【目的】入力回路の高電源電位側でのロジックレベルの
安定化を計る。 【構成】入力回路のＰチャンネルトランジスタ間とＮチ
ャンネルトランジスタのソース電位間にＰチャンネル型
トランジスタからなる電流バイパス手段を設ける。電源
電位が上がると電流バイパス手段が動作するため見かけ
上Ｐチャンネル型トランジスタの能力が弱められロジッ
クレベルの上昇を抑えることができる。
安定化を計る。 【構成】入力回路のＰチャンネルトランジスタ間とＮチ
ャンネルトランジスタのソース電位間にＰチャンネル型
トランジスタからなる電流バイパス手段を設ける。電源
電位が上がると電流バイパス手段が動作するため見かけ
上Ｐチャンネル型トランジスタの能力が弱められロジッ
クレベルの上昇を抑えることができる。
Description
【０００１】
【産業上の利用分野】本発明はアドレス信号を検出する
機能を有する入力回路に関する。
機能を有する入力回路に関する。
【０００２】
【従来の技術】図２に従来の入力回路を示す。図２にお
いて１は電源電位、２は接地電位、７はアドレス信号入
力端子、８は制御信号入力端子、９は入力回路の出力端
子、３、４はＰチャンネル型トランジスタ、５、６はＮ
チャンネル型トランジスタである。この回路は制御信号
入力端子８に有効な制御信号（接地電位状態）が入ると
アドレス信号入力端子に入っているアドレス信号に応じ
た出力信号を出力端子９から出力する。非有効な制御信
号（電源電位状態）時はアドレス信号に応じた出力信号
が出力端子９から出力されない。
いて１は電源電位、２は接地電位、７はアドレス信号入
力端子、８は制御信号入力端子、９は入力回路の出力端
子、３、４はＰチャンネル型トランジスタ、５、６はＮ
チャンネル型トランジスタである。この回路は制御信号
入力端子８に有効な制御信号（接地電位状態）が入ると
アドレス信号入力端子に入っているアドレス信号に応じ
た出力信号を出力端子９から出力する。非有効な制御信
号（電源電位状態）時はアドレス信号に応じた出力信号
が出力端子９から出力されない。
【０００３】
【発明が解決しようとする課題】図２に示す入力回路は
ロジックレベルを持っている。アドレス信号がロジック
レベル以上の時は出力端子９は接地電位２となり、アド
レス信号がロジックレベル下時は出力は電源電位１とな
る。メモリを例にとればロジックレベルは０．８Ｖ〜
２．２Ｖ（ＴＴＬ論理）内にはいることが要求される。
電源電位１が高ければロジックレベルも上がり、低けれ
ばロジックレベルは下がる。電源電位が高い場合ノイズ
レベルが高いため電源線や接地線が大きく揺れロジック
レベルが悪化し２．２Ｖ以内にはいることが難しくな
る。
ロジックレベルを持っている。アドレス信号がロジック
レベル以上の時は出力端子９は接地電位２となり、アド
レス信号がロジックレベル下時は出力は電源電位１とな
る。メモリを例にとればロジックレベルは０．８Ｖ〜
２．２Ｖ（ＴＴＬ論理）内にはいることが要求される。
電源電位１が高ければロジックレベルも上がり、低けれ
ばロジックレベルは下がる。電源電位が高い場合ノイズ
レベルが高いため電源線や接地線が大きく揺れロジック
レベルが悪化し２．２Ｖ以内にはいることが難しくな
る。
【０００４】本発明の目的は高電源電位側のロジックレ
ベルの改善にある。
ベルの改善にある。
【０００５】
【課題を解決するための手段】本発明の入力回路はＰチ
ャンネル型トランジスタ間とＮチャンネル型トランジス
タのソース電位間にＰチャンネル型トランジスタからな
る電流バイパス手段を設けて成る。
ャンネル型トランジスタ間とＮチャンネル型トランジス
タのソース電位間にＰチャンネル型トランジスタからな
る電流バイパス手段を設けて成る。
【０００６】
【作用】電源電位が上がると電流バイパス手段が動作す
るため見かけ上Ｐチャンネル型トランジスタの能力が弱
められロジックレベルの上昇を抑えることができる。
るため見かけ上Ｐチャンネル型トランジスタの能力が弱
められロジックレベルの上昇を抑えることができる。
【０００７】
【実施例】本発明の実施例を図１に示す。図１において
図２と同番号の物は図２中のそれと同意である。図１に
おいて１０、１１はＰチャンネル型トランジスタであ
る。トランジスタ１０、１１が電流バイパス手段であ
り、トランジスタ１０のソース点電位が各トランジスタ
のしきい値電圧和を越えないと電流が流れない回路であ
る。電源電位１が上昇すると制御信号をゲートとしたＰ
チャンネル型トランジスタ３のドレイン点も上昇する。
ドレイン点電位が前述したしきい値和を越えると電流バ
イパス手段に電流が流れるため制御信号をゲートとした
Ｐチャンネル型トランジスタ３のドレイン電位が下が
る。
図２と同番号の物は図２中のそれと同意である。図１に
おいて１０、１１はＰチャンネル型トランジスタであ
る。トランジスタ１０、１１が電流バイパス手段であ
り、トランジスタ１０のソース点電位が各トランジスタ
のしきい値電圧和を越えないと電流が流れない回路であ
る。電源電位１が上昇すると制御信号をゲートとしたＰ
チャンネル型トランジスタ３のドレイン点も上昇する。
ドレイン点電位が前述したしきい値和を越えると電流バ
イパス手段に電流が流れるため制御信号をゲートとした
Ｐチャンネル型トランジスタ３のドレイン電位が下が
る。
【０００８】従って電源電位１が上がってもトランジス
タ３のドレイン点の電位が上がらないためロジックレベ
ルを安定化させることができるのである。ロジックレベ
ルの安定化を開始させたい電源電位は安定化以前はＰチ
ャンネル型トタンジスタ３のソース・ドレイン間電位差
があまりないことから電流バイパス手段のしきい値和と
イコールにとればよい。ロジックレベル安定化開始電源
電位は電流バイパス手段を構成するトランジスタの直列
段数を変えることによってどうとでもできる。Ｐチャン
ネル型トランジスタの能力が上がった時トランジスタ
３、４を流れる電流が上がるがバイパス手段もＰチャン
ネル型トランジスタから成るため電流能力が上がりトラ
ンジスタ４を流れる電流は差ほど増えずロジックレベル
が安定化される。
タ３のドレイン点の電位が上がらないためロジックレベ
ルを安定化させることができるのである。ロジックレベ
ルの安定化を開始させたい電源電位は安定化以前はＰチ
ャンネル型トタンジスタ３のソース・ドレイン間電位差
があまりないことから電流バイパス手段のしきい値和と
イコールにとればよい。ロジックレベル安定化開始電源
電位は電流バイパス手段を構成するトランジスタの直列
段数を変えることによってどうとでもできる。Ｐチャン
ネル型トランジスタの能力が上がった時トランジスタ
３、４を流れる電流が上がるがバイパス手段もＰチャン
ネル型トランジスタから成るため電流能力が上がりトラ
ンジスタ４を流れる電流は差ほど増えずロジックレベル
が安定化される。
【０００９】このようにバイパス手段がＰチャンネル型
トランジスタからなる場合プロセスに対しても強くな
る。
トランジスタからなる場合プロセスに対しても強くな
る。
【００１０】
【発明の効果】以上述べたように本発明によれば、高電
源電位側でのロジックレベルの安定化が計れる。
源電位側でのロジックレベルの安定化が計れる。
【図１】本発明の入力回路の実施例を示す回路図。
【図２】従来の入力回路の実施例を示す回路図。
１ 電源電位 ２ 接地電位 ３，４，１０，１１ Ｐチャンネル型トランジスタ ５，６ Ｎチャンネル型トランジスタ ７ アドレス信号入力端子 ８ 制御信号入力端子 ９ 入力回路出力端子
Claims (1)
- 【請求項１】アドレス信号と制御信号を入力としたＣ−
ＭＯＳ型ＮＯＲ構成のアドレス信号を検出する機能を有
す入力回路において、前記入力回路のＰチャンネル型ト
ランジスタ間とＮチャンネル型トランジスタのソースが
接続される電位との間にＰチャンネル型トランジスタか
ら成る電流バイパス手段を備えたことを特徴とする入力
回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3212090A JPH0554670A (ja) | 1991-08-23 | 1991-08-23 | 入力回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3212090A JPH0554670A (ja) | 1991-08-23 | 1991-08-23 | 入力回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0554670A true JPH0554670A (ja) | 1993-03-05 |
Family
ID=16616711
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3212090A Pending JPH0554670A (ja) | 1991-08-23 | 1991-08-23 | 入力回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0554670A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1988002761A1 (en) * | 1986-10-14 | 1988-04-21 | Takiron Co., Ltd. | Functional film and process for its production |
-
1991
- 1991-08-23 JP JP3212090A patent/JPH0554670A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1988002761A1 (en) * | 1986-10-14 | 1988-04-21 | Takiron Co., Ltd. | Functional film and process for its production |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
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Free format text: PAYMENT UNTIL: 20090625 Year of fee payment: 10 |
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|
| EXPY | Cancellation because of completion of term | ||
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