JPH0554629B2 - - Google Patents
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- Publication number
- JPH0554629B2 JPH0554629B2 JP60141403A JP14140385A JPH0554629B2 JP H0554629 B2 JPH0554629 B2 JP H0554629B2 JP 60141403 A JP60141403 A JP 60141403A JP 14140385 A JP14140385 A JP 14140385A JP H0554629 B2 JPH0554629 B2 JP H0554629B2
- Authority
- JP
- Japan
- Prior art keywords
- comparator
- voltage
- input terminal
- input
- reference voltage
- Prior art date
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- Expired - Lifetime
Links
- 238000010586 diagram Methods 0.000 description 8
- 230000004044 response Effects 0.000 description 5
- 229920006395 saturated elastomer Polymers 0.000 description 3
- 230000004043 responsiveness Effects 0.000 description 1
Landscapes
- Measurement Of Current Or Voltage (AREA)
- Manipulation Of Pulses (AREA)
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は差動入力形のコンパレータに関し、特
にその応答特性に改善を計つたものである。
にその応答特性に改善を計つたものである。
例えば、トリガレベルを可変することのできる
周波数カウンタの入力部には差動入力形のコンパ
レータが用いられる。第３図のCMPはそのコン
パレータを示すもので、入力段には差動増幅器が
用いられている。コンパレータの一方の入力端に
は入力信号Vinが、他方の入力端には参照電圧Vr
が与えられている。
周波数カウンタの入力部には差動入力形のコンパ
レータが用いられる。第３図のCMPはそのコン
パレータを示すもので、入力段には差動増幅器が
用いられている。コンパレータの一方の入力端に
は入力信号Vinが、他方の入力端には参照電圧Vr
が与えられている。
この構成のコンパレータでは入力段に差動増幅
器が用いられているので、入力信号Vinと参照電
圧Vrとの差が大となると入力段が飽和状態とな
り、コンパレータの応答速度が遅くなる欠点があ
る。第４図はこのコンパレータの応答特性を示す
波形図で、イ図はVinとVrの差Ｄが所定の範囲内
の場合、ロはＤが大で入力段が飽和状態となつた
場合である。ロ図においてｄ２は応答の遅れを示
すものである。なお、イ図においてｄ１はコンパ
レータCMP自体がもつ遅れである。
器が用いられているので、入力信号Vinと参照電
圧Vrとの差が大となると入力段が飽和状態とな
り、コンパレータの応答速度が遅くなる欠点があ
る。第４図はこのコンパレータの応答特性を示す
波形図で、イ図はVinとVrの差Ｄが所定の範囲内
の場合、ロはＤが大で入力段が飽和状態となつた
場合である。ロ図においてｄ２は応答の遅れを示
すものである。なお、イ図においてｄ１はコンパ
レータCMP自体がもつ遅れである。
本発明はこのような問題点を解決する為になさ
れたもので、その目的は差動入力形のコンパレー
タがもつ上記のような問題点を解決し、もつて応
答性が良く、しかも参照電圧に影響を与えること
のないコンパレータを提供することにある。
れたもので、その目的は差動入力形のコンパレー
タがもつ上記のような問題点を解決し、もつて応
答性が良く、しかも参照電圧に影響を与えること
のないコンパレータを提供することにある。
本発明は上記の目的を達成する為に、一方の入
力端子にダイオードリミツタ回路を介して入力信
号が加えられると共に他方の入力端子に参照電圧
が与えられ前記一方の入力端子に印加される電圧
が前記参照電圧から所定の範囲を越えないように
制限された差動入力形のコンパレータ、およびそ
の入力端子に前記参照電圧が加えられ出力端子が
前記ダイオードリミツタ回路のリミツタ電流を受
けるように前記ダイオードリミツタ回路に接続さ
れたボルテージフオロワ増幅器でコンパレータを
構成したものである。以下、実施例について説明
する。
力端子にダイオードリミツタ回路を介して入力信
号が加えられると共に他方の入力端子に参照電圧
が与えられ前記一方の入力端子に印加される電圧
が前記参照電圧から所定の範囲を越えないように
制限された差動入力形のコンパレータ、およびそ
の入力端子に前記参照電圧が加えられ出力端子が
前記ダイオードリミツタ回路のリミツタ電流を受
けるように前記ダイオードリミツタ回路に接続さ
れたボルテージフオロワ増幅器でコンパレータを
構成したものである。以下、実施例について説明
する。
第１図は本発明に係るコンパレータの一実施例
の回路構成図である。第１図において、Inは入力
信号Vinが印加される端子、Ｒは抵抗器、Ｄ１，
Ｄ２はダイオード、CMPは差動入力形のコンパ
レータ、Ａ１はボルテージフオロワ増幅器、Ｒ
１，Ｒ２は抵抗器、Vrは参照電圧、OUTは出力
端子である。
の回路構成図である。第１図において、Inは入力
信号Vinが印加される端子、Ｒは抵抗器、Ｄ１，
Ｄ２はダイオード、CMPは差動入力形のコンパ
レータ、Ａ１はボルテージフオロワ増幅器、Ｒ
１，Ｒ２は抵抗器、Vrは参照電圧、OUTは出力
端子である。
入力端子Inは抵抗器Ｒを介してコンパレータ
CMPの（−）入力端子に接続されている。ダイ
オードＤ１，Ｄ２は互に逆極性で並列に接続さ
れ、この並列回路の一端は抵抗器Ｒの出力側に接
続され、他端はボルテージフオロワ増幅器Ａ１の
出力端に接続されている。抵抗器Ｒとダイオード
Ｄ１，Ｄ２とによりダイオードリミツタ回路LM
が構成されている。抵抗器Ｒ１の一端はコンパレ
ータCMPの（＋）入力端子に接続され、抵抗器
Ｒ２はコンパレータCMPの出力端子OUTと
CMPの（＋）入力端子に接続されている。抵抗
器Ｒ１，Ｒ２によりCMPはヒステリシスのある
コンパレータが構成される。参照電圧源Vrはボ
ルテージフオロワ増幅器Ａ１の（＋）入力端子に
接続されるとともに、抵抗器Ｒ１を介してコンパ
レータCMPの（＋）入力端子に接続されている。
このような構成の第１図回路において、参照電圧
Vrを大きく越えるような入力信号Vinがコンパレ
ータCMPに加わつた場合の動作について第２図
の波形図を用いて説明すると次の如くなる。
CMPの（−）入力端子に接続されている。ダイ
オードＤ１，Ｄ２は互に逆極性で並列に接続さ
れ、この並列回路の一端は抵抗器Ｒの出力側に接
続され、他端はボルテージフオロワ増幅器Ａ１の
出力端に接続されている。抵抗器Ｒとダイオード
Ｄ１，Ｄ２とによりダイオードリミツタ回路LM
が構成されている。抵抗器Ｒ１の一端はコンパレ
ータCMPの（＋）入力端子に接続され、抵抗器
Ｒ２はコンパレータCMPの出力端子OUTと
CMPの（＋）入力端子に接続されている。抵抗
器Ｒ１，Ｒ２によりCMPはヒステリシスのある
コンパレータが構成される。参照電圧源Vrはボ
ルテージフオロワ増幅器Ａ１の（＋）入力端子に
接続されるとともに、抵抗器Ｒ１を介してコンパ
レータCMPの（＋）入力端子に接続されている。
このような構成の第１図回路において、参照電圧
Vrを大きく越えるような入力信号Vinがコンパレ
ータCMPに加わつた場合の動作について第２図
の波形図を用いて説明すると次の如くなる。
第２図に示す入力信号Vinは、抵抗器Ｒとダイ
オードＤ１，Ｄ２で構成されるダイオードリミツ
タ回路LMでその振幅がリミツトされてコンパレ
ータCMPの（−）入力端子に加えられる。この
（−）入力端子に加えられる電圧を（Ｖ−）とす
る。一方、コンパレータCMPの（＋）入力端子
に加わる電圧を（Ｖ＋）とすると、（Ｖ＋）は参
照電圧Vrとなる（なお、実際には（Ｖ＋）はVr
に、（Vout−Vr）をR1／（R1＋R2）で分圧した
ヒステリシス電圧ΔVを加えた電圧であるが、
ΔVは通常数十mv程度であり、（Ｖ＋）はほぼVr
とみなすことができる）。コンパレータCMPにお
いて（Ｖ−）は（Ｖ＋）と比較されるが、ここで
ダイオードリミツタ回路LMを構成するダイオー
ドＤ１，Ｄ２の順方向電圧をVf（ほぼ0.6V）とす
ると、（Ｖ−）はVrに対して±Vfを越えることは
ない。これはダイオードリミツタ回路LMにおけ
る電流idをボルテージフオロワ増幅器Ａ１で受け
ているためで、この電流がＡ１に流れてもVr或
いは（Ｖ＋）に影響を与えないからである。
オードＤ１，Ｄ２で構成されるダイオードリミツ
タ回路LMでその振幅がリミツトされてコンパレ
ータCMPの（−）入力端子に加えられる。この
（−）入力端子に加えられる電圧を（Ｖ−）とす
る。一方、コンパレータCMPの（＋）入力端子
に加わる電圧を（Ｖ＋）とすると、（Ｖ＋）は参
照電圧Vrとなる（なお、実際には（Ｖ＋）はVr
に、（Vout−Vr）をR1／（R1＋R2）で分圧した
ヒステリシス電圧ΔVを加えた電圧であるが、
ΔVは通常数十mv程度であり、（Ｖ＋）はほぼVr
とみなすことができる）。コンパレータCMPにお
いて（Ｖ−）は（Ｖ＋）と比較されるが、ここで
ダイオードリミツタ回路LMを構成するダイオー
ドＤ１，Ｄ２の順方向電圧をVf（ほぼ0.6V）とす
ると、（Ｖ−）はVrに対して±Vfを越えることは
ない。これはダイオードリミツタ回路LMにおけ
る電流idをボルテージフオロワ増幅器Ａ１で受け
ているためで、この電流がＡ１に流れてもVr或
いは（Ｖ＋）に影響を与えないからである。
このように、入力信号Vinが大きくなつてもコ
ンパレータCMPの差動入力電圧は±Vfを越える
ことはないので、コンパレータCMPの入力段差
動増幅器を大きく飽和させることはない。そのた
め、コンパレータの応答を遅くすることなく入力
信号Vinをコンパレートするこができる。なお、
第２図においてｄ１はコンパレータCMP自体が
もつ遅れを示すものである。
ンパレータCMPの差動入力電圧は±Vfを越える
ことはないので、コンパレータCMPの入力段差
動増幅器を大きく飽和させることはない。そのた
め、コンパレータの応答を遅くすることなく入力
信号Vinをコンパレートするこができる。なお、
第２図においてｄ１はコンパレータCMP自体が
もつ遅れを示すものである。
なお、上述の実施例ではコンパレータCMPと
してヒステリシスのあるものを用いた場合を例示
して説明したが、ヒステリシス特性は特に必要と
しないものである。また、参照電圧Vrは可変可
能なものであつてもよい。
してヒステリシスのあるものを用いた場合を例示
して説明したが、ヒステリシス特性は特に必要と
しないものである。また、参照電圧Vrは可変可
能なものであつてもよい。
以上説明した如く、本発明においては参照電圧
をボルテージフオロワ増幅器で受け、この増幅器
で差動入力形コンパレータにおけるダイオードリ
ミツタ回路を構成し、コンパレータの入力差動電
圧が大となつてもダイオードの順方向電圧の範囲
を越えない状態でコンパレータが動作するため、
常にそのコンパレータの最高スピードで応答する
コンパレータを得ることができる。しかも、本発
明のコンパレータにおいては、ダイオードリミツ
タ回路に流れる電流をボルテージフオロワ増幅器
で受けるように構成したので、参照電圧に影響を
与えることのないものとする。
をボルテージフオロワ増幅器で受け、この増幅器
で差動入力形コンパレータにおけるダイオードリ
ミツタ回路を構成し、コンパレータの入力差動電
圧が大となつてもダイオードの順方向電圧の範囲
を越えない状態でコンパレータが動作するため、
常にそのコンパレータの最高スピードで応答する
コンパレータを得ることができる。しかも、本発
明のコンパレータにおいては、ダイオードリミツ
タ回路に流れる電流をボルテージフオロワ増幅器
で受けるように構成したので、参照電圧に影響を
与えることのないものとする。
第１図は本発明に係るコンパレータの一実施例
を示す回路構成図、第２図は第１図回路の動作を
説明するための波形図、第３図は従来のコンパレ
ータの一例を示す回路構成図、第４図は第３図回
路の動作を説明するための波形図である。 CMP……コンパレータ、LM……ダイオード
リミツタ回路、Ａ１……ボルテージフオロワ増幅
器。
を示す回路構成図、第２図は第１図回路の動作を
説明するための波形図、第３図は従来のコンパレ
ータの一例を示す回路構成図、第４図は第３図回
路の動作を説明するための波形図である。 CMP……コンパレータ、LM……ダイオード
リミツタ回路、Ａ１……ボルテージフオロワ増幅
器。
Claims (1)
- １ 一方の入力端子にダイオードリミツタ回路を
介して入力信号が加えられると共に他方の入力端
子に参照電圧が与えられ前記一方の入力端子に印
加される電圧が前記参照電圧から所定の範囲を越
えないように制限された差動入力形のコンパレー
タ、およびその入力端子に前記参照電圧が加えら
れ出力端子が前記ダイオードリミツタ回路のリミ
ツタ電流を受けるように前記ダイオードリミツタ
回路に接続されたボルテージフオロワ増幅器より
なるコンパレータ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60141403A JPS621315A (ja) | 1985-06-27 | 1985-06-27 | コンパレ−タ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60141403A JPS621315A (ja) | 1985-06-27 | 1985-06-27 | コンパレ−タ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS621315A JPS621315A (ja) | 1987-01-07 |
| JPH0554629B2 true JPH0554629B2 (ja) | 1993-08-13 |
Family
ID=15291188
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60141403A Granted JPS621315A (ja) | 1985-06-27 | 1985-06-27 | コンパレ−タ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS621315A (ja) |
-
1985
- 1985-06-27 JP JP60141403A patent/JPS621315A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS621315A (ja) | 1987-01-07 |
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