JPH0554158A - 電流モードで動作する乗算回路，除算回路および確定値演算回路 - Google Patents
電流モードで動作する乗算回路，除算回路および確定値演算回路Info
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- JPH0554158A JPH0554158A JP23897291A JP23897291A JPH0554158A JP H0554158 A JPH0554158 A JP H0554158A JP 23897291 A JP23897291 A JP 23897291A JP 23897291 A JP23897291 A JP 23897291A JP H0554158 A JPH0554158 A JP H0554158A
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- Japan
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- current
- transistor
- circuit
- mirror
- transistors
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Abstract
(57)【要約】
【目的】 コンパクト，安価，高速の乗算回路，除算回
路および確定値演算回路を実現する。 【構成】 電流ミラーと差動回路とを用いて乗算回路ま
たは除算回路を構成する。複数の乗算回路20，加算を行
なう結節点13，14および除算回路Ｑ11，Ｑ12，Ｑ13，Ｑ
14の組合せにより確定値演算回路が構成される。
路および確定値演算回路を実現する。 【構成】 電流ミラーと差動回路とを用いて乗算回路ま
たは除算回路を構成する。複数の乗算回路20，加算を行
なう結節点13，14および除算回路Ｑ11，Ｑ12，Ｑ13，Ｑ
14の組合せにより確定値演算回路が構成される。
Description
【０００１】
【技術分野】この発明は，電流モードで動作する乗算回
路，除算回路および確定値演算回路に関する。確定値演
算回路はとくに，ファジィ推論において，ファジィ推論
演算結果をデファジファイして確定値を算出するための
重心演算に好適に用いられる。
路，除算回路および確定値演算回路に関する。確定値演
算回路はとくに，ファジィ推論において，ファジィ推論
演算結果をデファジファイして確定値を算出するための
重心演算に好適に用いられる。
【０００２】
【従来技術】ファジィ推論演算はファジィ推論ルールに
したがって行なわれ，そのルールはたとえば次のように
表現される。
したがって行なわれ，そのルールはたとえば次のように
表現される。
【０００３】 If ｘ＝ＮＬ，ｙ＝ＮＭ，then ｚ＝ＰＬ （ルール１） If ｘ＝ＮＭ，ｙ＝ＮＳ，then ｚ＝ＰＭ （ルール２） If ｘ＝ＮＳ，ｙ＝ＮＳ，then ｚ＝ＰＭ （ルール３） ‥‥ ‥‥ ‥‥ If ｘ＝ＰＬ，ｙ＝ＺＲ，then ｚ＝ＮＬ （ルールｎ）
【０００４】If ｘ＝ＮＬ，ｙ＝ＮＭ等を前件部，then
ｚ＝ＰＬ等を後件部という。ｘおよびｙは入力変数，
ｚは出力変数である。ＮＬ，ＮＭ，…，ＰＬ等はメンバ
ーシップ関数である。メンバーシップ関数はファジィ推
論の目的に応じて種々のものが用いられるが，最も広く
用いられるメンバーシップ関数の代表的なものを挙げる
と次の通りである。
ｚ＝ＰＬ等を後件部という。ｘおよびｙは入力変数，
ｚは出力変数である。ＮＬ，ＮＭ，…，ＰＬ等はメンバ
ーシップ関数である。メンバーシップ関数はファジィ推
論の目的に応じて種々のものが用いられるが，最も広く
用いられるメンバーシップ関数の代表的なものを挙げる
と次の通りである。
【０００５】 ＮＬ（Negative Large）：負に大きい ＮＭ（Negative Medium ）：負に中位 ＮＳ（Negative Small）：負に小さい ＺＲ（Almost Zero ）：ほぼ零 ＰＳ（Positive Small）：正に小さい ＰＭ（Positive Medium ）：正に中位 ＰＬ（Positive Large）：正に大きい
【０００６】ＮＬ，ＮＭ，…，ＰＬをメンバーシップ関
数のラベルという。以下の説明では便宜的に上述した７
種類のメンバーシップ関数を用いる。
数のラベルという。以下の説明では便宜的に上述した７
種類のメンバーシップ関数を用いる。
【０００７】ファジィ推論は一般的に次のようにして実
行される。
行される。
【０００８】入力変数ｘおよびｙに関する入力値が与え
られると，各ルールの前件部においてファジィ命題（ｘ
＝ＮＬ等）ごとに，入力値に対応するメンバーシップ関
数の値（適合度という）が求められる。続いて各ルール
の前件部ごとに，適合度の最小値（これを前件部適合度
という）が演算される（ＭＩＮ演算）。
られると，各ルールの前件部においてファジィ命題（ｘ
＝ＮＬ等）ごとに，入力値に対応するメンバーシップ関
数の値（適合度という）が求められる。続いて各ルール
の前件部ごとに，適合度の最小値（これを前件部適合度
という）が演算される（ＭＩＮ演算）。
【０００９】後件部のメンバーシップ関数が同じルール
（たとえば上述のルール２とルール３の後件部のメンバ
ーシップ関数のラベルはともにＰＭである）について
は，前件部適合度の最大値が算出される（ＭＡＸ演
算）。
（たとえば上述のルール２とルール３の後件部のメンバ
ーシップ関数のラベルはともにＰＭである）について
は，前件部適合度の最大値が算出される（ＭＡＸ演
算）。
【００１０】このようにして，後件部の７種類のメンバ
ーシップ関数のラベルごとに前件部適合度が得られる
と，この前件部適合度を対応する後件部メンバーシップ
関数に作用させる演算（トランケーション）が実行され
る。トランケーション結果が重ね合わされ（ＭＡＸ演
算），最終的な推論結果が得られる。
ーシップ関数のラベルごとに前件部適合度が得られる
と，この前件部適合度を対応する後件部メンバーシップ
関数に作用させる演算（トランケーション）が実行され
る。トランケーション結果が重ね合わされ（ＭＡＸ演
算），最終的な推論結果が得られる。
【００１１】この最終的な推論結果はファジィ量であ
る。デファジファイ（非ファジィ化）のための種々の演
算が考えられているが，その中でも重心演算が最も広く
用いられている。最終的な推論結果の重心演算により確
定値が得られる。
る。デファジファイ（非ファジィ化）のための種々の演
算が考えられているが，その中でも重心演算が最も広く
用いられている。最終的な推論結果の重心演算により確
定値が得られる。
【００１２】この重心演算を簡単にするために後件部メ
ンバーシップ関数としてシングルトンが用いられる。シ
ングルトンはそれに付与された重みによって表現され
る。７種類のメンバーシップ関数ＮＬ〜ＰＬに対応する
シングルトンＳNL〜ＳPLの重みをＷNL〜ＷPLとする。ま
た，後件部メンバーシップ関数ＮＬ〜ＰＬにそれぞれ対
応する前件部の適合度をａNL〜ａPLとする。この場合の
重心演算は次式で与えられる。
ンバーシップ関数としてシングルトンが用いられる。シ
ングルトンはそれに付与された重みによって表現され
る。７種類のメンバーシップ関数ＮＬ〜ＰＬに対応する
シングルトンＳNL〜ＳPLの重みをＷNL〜ＷPLとする。ま
た，後件部メンバーシップ関数ＮＬ〜ＰＬにそれぞれ対
応する前件部の適合度をａNL〜ａPLとする。この場合の
重心演算は次式で与えられる。
【００１３】
【数１】
【００１４】Ｗが最終的に得られる確定値である。
【００１５】確定値演算回路は式(1) にしたがう演算を
行なうものである。
行なうものである。
【００１６】従来の確定値演算回路はハイブリッドＩＣ
（集積回路）により構成されており，式(1) の分子（重
み付き加算）を演算するとともに式(1) の分母（加算）
を演算するＩＣ，このＩＣの出力信号を増幅するＩＣ，
式(1) の除算を実行するＩＣ，および除算結果を表わす
信号を増幅する出力用ＩＣから構成されていた。
（集積回路）により構成されており，式(1) の分子（重
み付き加算）を演算するとともに式(1) の分母（加算）
を演算するＩＣ，このＩＣの出力信号を増幅するＩＣ，
式(1) の除算を実行するＩＣ，および除算結果を表わす
信号を増幅する出力用ＩＣから構成されていた。
【００１７】このように従来の確定値演算回路はいくつ
かのＩＣを組合せて構成されるハイブリッドＩＣにより
実現されていたので，高価となる，実装面積が大きくな
る，低速であるという問題点があった。
かのＩＣを組合せて構成されるハイブリッドＩＣにより
実現されていたので，高価となる，実装面積が大きくな
る，低速であるという問題点があった。
【００１８】
【発明の概要】この発明は，安価で，基板サイズが小さ
くてコンパクトにでき，高速演算が可能である乗算回
路，除算回路および確定値演算回路を提供することを目
的とする。
くてコンパクトにでき，高速演算が可能である乗算回
路，除算回路および確定値演算回路を提供することを目
的とする。
【００１９】この発明による乗算回路，除算回路および
確定値演算回路は電流モードで動作する。
確定値演算回路は電流モードで動作する。
【００２０】この発明による電流モードで動作する乗算
回路は，少なくとも２つの第１および第２のトランジス
タから構成され，第１のトランジスタに第１の入力電流
が与えられる電流ミラー，上記電流ミラーの第２のトラ
ンジスタに上記第１の入力電流と逆方向のバイアス電流
を与える第１の電流源，ならびに上記電流ミラーの第２
のトランジスタに現われる電位が制御端子に与えられる
第３のトランジスタと，固定電圧が制御端子に与えられ
かつ第２の入力電流が与えられる第４のトランジスタ
と，これらの両トランジスタを電流駆動する第２の電流
源とを含む差動回路から構成され，上記差動回路の第３
のトランジスタに，第１の入力電流と第２の入力電流と
の積を表わす出力電流が現われる。
回路は，少なくとも２つの第１および第２のトランジス
タから構成され，第１のトランジスタに第１の入力電流
が与えられる電流ミラー，上記電流ミラーの第２のトラ
ンジスタに上記第１の入力電流と逆方向のバイアス電流
を与える第１の電流源，ならびに上記電流ミラーの第２
のトランジスタに現われる電位が制御端子に与えられる
第３のトランジスタと，固定電圧が制御端子に与えられ
かつ第２の入力電流が与えられる第４のトランジスタ
と，これらの両トランジスタを電流駆動する第２の電流
源とを含む差動回路から構成され，上記差動回路の第３
のトランジスタに，第１の入力電流と第２の入力電流と
の積を表わす出力電流が現われる。
【００２１】この発明による電流モードで動作する除算
回路は，少なくとも２つの第１および第２のトランジス
タから構成され，第１のトランジスタに第１の入力電流
が与えられ，第２のトランジスタに上記第１の入力電流
と逆方向の第２の入力電流が与えられる電流ミラー，な
らびに上記電流ミラーの第２のトランジスタに現われる
電位が制御端子に与えられる第３のトランジスタと，固
定電圧が制御端子に与えられる第４のトランジスタと，
これらの両トランジスタを電流駆動する第１の電流源
と，上記第４のトランジスタにバイアス電流を与える第
２の電流源とを含む差動回路から構成され，上記第１の
電流を上記第２の電流で除した値で表わす出力電流が上
記差動回路の上記第３のトランジスタから得られる。
回路は，少なくとも２つの第１および第２のトランジス
タから構成され，第１のトランジスタに第１の入力電流
が与えられ，第２のトランジスタに上記第１の入力電流
と逆方向の第２の入力電流が与えられる電流ミラー，な
らびに上記電流ミラーの第２のトランジスタに現われる
電位が制御端子に与えられる第３のトランジスタと，固
定電圧が制御端子に与えられる第４のトランジスタと，
これらの両トランジスタを電流駆動する第１の電流源
と，上記第４のトランジスタにバイアス電流を与える第
２の電流源とを含む差動回路から構成され，上記第１の
電流を上記第２の電流で除した値で表わす出力電流が上
記差動回路の上記第３のトランジスタから得られる。
【００２２】この発明による電流モードで動作する確定
値演算回路は上述の乗算回路および除算回路を利用して
構成される。この確定値演算回路は，異なるラベルの複
数の後件部のそれぞれについて得られた前件部推論結果
を表わす複数の適合度電流と，それらに対応する後件部
の重みを表わす重み電流との積を表わす積電流をそれぞ
れ発生する複数の乗算回路，上記複数の乗算回路からそ
れぞれ出力される積電流の和を表わす第１の電流を出力
する第１の結節点，上記複数の適合度電流の和を表わす
第２の電流を出力する第２の結節点，ならびに上記第１
の結節点から出力される上記第１の電流を上記第２の結
節点から出力される上記第２の電流で除して得られる確
定値を表わす電流を出力する除算回路から構成される。
値演算回路は上述の乗算回路および除算回路を利用して
構成される。この確定値演算回路は，異なるラベルの複
数の後件部のそれぞれについて得られた前件部推論結果
を表わす複数の適合度電流と，それらに対応する後件部
の重みを表わす重み電流との積を表わす積電流をそれぞ
れ発生する複数の乗算回路，上記複数の乗算回路からそ
れぞれ出力される積電流の和を表わす第１の電流を出力
する第１の結節点，上記複数の適合度電流の和を表わす
第２の電流を出力する第２の結節点，ならびに上記第１
の結節点から出力される上記第１の電流を上記第２の結
節点から出力される上記第２の電流で除して得られる確
定値を表わす電流を出力する除算回路から構成される。
【００２３】上記除算回路は，少なくとも２つの第１お
よび第２のトランジスタから構成され，第１のトランジ
スタに上記第１の入力電流が与えられ，第２のトランジ
スタに上記第１の入力電流と逆方向の上記第２の入力電
流が与えられる電流ミラー，ならびに上記電流ミラーの
第２のトランジスタに現われる電位が制御端子に与えら
れる第３のトランジスタと，固定電圧が制御端子に与え
られる第４のトランジスタと，これらの両トランジスタ
を電流駆動する第１の電流源と，上記第４のトランジス
タにバイアス電流を与える第２の電流源とを含む差動回
路から構成され，上記確定値電流が上記差動回路の上記
第３のトランジスタから得られる。
よび第２のトランジスタから構成され，第１のトランジ
スタに上記第１の入力電流が与えられ，第２のトランジ
スタに上記第１の入力電流と逆方向の上記第２の入力電
流が与えられる電流ミラー，ならびに上記電流ミラーの
第２のトランジスタに現われる電位が制御端子に与えら
れる第３のトランジスタと，固定電圧が制御端子に与え
られる第４のトランジスタと，これらの両トランジスタ
を電流駆動する第１の電流源と，上記第４のトランジス
タにバイアス電流を与える第２の電流源とを含む差動回
路から構成され，上記確定値電流が上記差動回路の上記
第３のトランジスタから得られる。
【００２４】上記の各乗算回路は，少なくとも２つの第
５および第６のトランジスタから構成され，第５のトラ
ンジスタに適合度電流が与えられる電流ミラー，上記電
流ミラーの第６のトランジスタに上記適合度電流と逆方
向のバイアス電流を与える第３の電流源，ならびに上記
電流ミラーの第６のトランジスタに現われる電位が制御
端子に与えられる第７のトランジスタと，固定電圧が制
御端子に与えられかつ上記重み電流が与えられる第８の
トランジスタと，これらの両トランジスタを電流駆動す
る第４の電流源とを含む差動回路から構成され，上記差
動回路の第７のトランジスタに，適合度電流と重み電流
との積を表わす上記積電流が現われる。
５および第６のトランジスタから構成され，第５のトラ
ンジスタに適合度電流が与えられる電流ミラー，上記電
流ミラーの第６のトランジスタに上記適合度電流と逆方
向のバイアス電流を与える第３の電流源，ならびに上記
電流ミラーの第６のトランジスタに現われる電位が制御
端子に与えられる第７のトランジスタと，固定電圧が制
御端子に与えられかつ上記重み電流が与えられる第８の
トランジスタと，これらの両トランジスタを電流駆動す
る第４の電流源とを含む差動回路から構成され，上記差
動回路の第７のトランジスタに，適合度電流と重み電流
との積を表わす上記積電流が現われる。
【００２５】以上のようにこの発明による乗算回路，除
算回路および確定値演算回路は回路構成が比較的簡素で
ＩＣ化した場合にもチップ・サイズを小さくできるので
安価に提供でき，また基板サイズが小さくなるのでコン
パクトであり，高速演算が可能となる。複数の乗算回路
と１つの除算回路を組合せることによりファジィ推論に
おける確定値算出のための重心演算を行なう確定値演算
回路を１つのＩＣで実現することも可能である。
算回路および確定値演算回路は回路構成が比較的簡素で
ＩＣ化した場合にもチップ・サイズを小さくできるので
安価に提供でき，また基板サイズが小さくなるのでコン
パクトであり，高速演算が可能となる。複数の乗算回路
と１つの除算回路を組合せることによりファジィ推論に
おける確定値算出のための重心演算を行なう確定値演算
回路を１つのＩＣで実現することも可能である。
【００２６】
【実施例の説明】まず乗算回路について図１を参照して
説明する。この乗算回路は，入力電流ＩINとＩw との積
に比例する電流ＩO を出力するものである。
説明する。この乗算回路は，入力電流ＩINとＩw との積
に比例する電流ＩO を出力するものである。
【００２７】２つのｎｐｎトランジスタＱ１とＱ２とか
ら構成される電流ミラー，２つのｎｐｎトランジスタＱ
３とＱ４とから構成される差動回路，および出力用の電
流ミラー（２つのｐｎｐトランジスタから構成される）
３が設けられている。
ら構成される電流ミラー，２つのｎｐｎトランジスタＱ
３とＱ４とから構成される差動回路，および出力用の電
流ミラー（２つのｐｎｐトランジスタから構成される）
３が設けられている。
【００２８】電流ミラーを構成する一方のトランジスタ
Ｑ１のコレクタに入力電流ＩINが流入する方向に与えら
れる。このトランジスタＱ１のエミッタは接地されてい
る。他方のトランジスタＱ２のコレクタには電源電圧Ｖ
CCが与えられ，エミッタからは電流源１によってＩ
BIAS1 の電流が流出するように構成されている。
Ｑ１のコレクタに入力電流ＩINが流入する方向に与えら
れる。このトランジスタＱ１のエミッタは接地されてい
る。他方のトランジスタＱ２のコレクタには電源電圧Ｖ
CCが与えられ，エミッタからは電流源１によってＩ
BIAS1 の電流が流出するように構成されている。
【００２９】差動回路において，トランジスタＱ３とＱ
４の共通に接続されたエミッタには電流源２が接続され
ている。一方のトランジスタＱ３のベースはトランジス
タＱ２のエミッタ電位ＶB によって制御され，他方のト
ランジスタＱ４のベースは接地されている。このトラン
ジスタＱ４のコレクタに入力電流Ｉw が流入する方向に
与えられる。トランジスタＱ３のコレクタに流入する電
流Ｉ3 が出力電流となる。この出力電流Ｉ3 は電流ミラ
ー３によって方向が反転されて出力電流ＩO となる。
４の共通に接続されたエミッタには電流源２が接続され
ている。一方のトランジスタＱ３のベースはトランジス
タＱ２のエミッタ電位ＶB によって制御され，他方のト
ランジスタＱ４のベースは接地されている。このトラン
ジスタＱ４のコレクタに入力電流Ｉw が流入する方向に
与えられる。トランジスタＱ３のコレクタに流入する電
流Ｉ3 が出力電流となる。この出力電流Ｉ3 は電流ミラ
ー３によって方向が反転されて出力電流ＩO となる。
【００３０】この乗算回路は好ましくはＩＣにより実現
される。
される。
【００３１】トランジスタＱ１のベース電位ＶA は次式
で与えられる。
で与えられる。
【００３２】
【数２】ＶA ＝ＶT ｌｎ（ＩIN／ＩS1） ‥式(2)
【００３３】ここでＶT はしきい値電圧，ＩS1はトラン
ジスタＱ１の飽和電流である（以下，トランジスタＱ
２，Ｑ３，Ｑ４の飽和電流を同じようにＩS2，ＩS3，Ｉ
S4でそれぞれ表わす）。
ジスタＱ１の飽和電流である（以下，トランジスタＱ
２，Ｑ３，Ｑ４の飽和電流を同じようにＩS2，ＩS3，Ｉ
S4でそれぞれ表わす）。
【００３４】トランジスタＱ２のエミッタ電位ＶB （こ
れは上述のようにトランジスタＱ３のベース電位に等し
い）は，トランジスタＱ２のベース／エミッタ電圧をＶ
BE2 とすると次式で表わされる。
れは上述のようにトランジスタＱ３のベース電位に等し
い）は，トランジスタＱ２のベース／エミッタ電圧をＶ
BE2 とすると次式で表わされる。
【００３５】
【数３】 ＶB ＝ＶA −ＶBE2 ＝ＶT ｌｎ（ＩIN／ＩS1）−ＶT ｌｎ（ＩBIAS1 ／ＩS2） ＝ＶT ｌｎ［（ＩIN／ＩBIAS1 ）（ＩS2／ＩS1）］ ‥式(3)
【００３６】一方，トランジスタＱ４のベースは接地さ
れているから，そのミエッタ電位ＶC （これはトランジ
スタＱ３のエミッタ電位に等しい）は次式で与えられ
る。
れているから，そのミエッタ電位ＶC （これはトランジ
スタＱ３のエミッタ電位に等しい）は次式で与えられ
る。
【００３７】
【数４】 ＶC ＝０−ＶBE4 ＝−ＶT ｌｎ（Ｉw ／ＩS4） ‥式(4)
【００３８】ここでＶBE4 はトランジスタＱ４のベース
／エミッタ電圧である。
／エミッタ電圧である。
【００３９】トランジスタＱ３のベース／エミッタ電位
ＶBE3 は次のようになる。
ＶBE3 は次のようになる。
【００４０】
【数５】 ＶBE3 ＝ＶB −ＶC ＝ＶT ｌｎ［（ＩIN／ＩBIAS1 ）（ＩS2／ＩS1）］ −［−ＶT ｌｎ（Ｉw ／ＩS4）］ ＝ＶT ｌｎ｛［（ＩIN・Ｉw ）／ＩBIAS1 ］［ＩS2／（ＩS1・ＩS4）］｝ ‥式(5)
【００４１】トランジスタＱ３のベース／エミッタ電圧
ＶBE3 は，
ＶBE3 は，
【数６】ＶBE3 ＝ＶT ｌｎ（Ｉ3 ／ＩS3） ‥式(6) とも表現できるので，式(5) と式(6) とを等しいと置く
と次のようになる。
と次のようになる。
【００４２】
【数７】 ＶT ｌｎ（Ｉ3 ／ＩS3） ＝ＶT ｌｎ｛［（ＩIN・Ｉw ）／ＩBIAS1 ］［ＩS2／（ＩS1・ＩS4）］｝ ‥式(7) これより，
【数８】 Ｉ3 ＝［（ＩIN・Ｉw ）／ＩBIAS1 ］［ＩS2／（ＩS1・ＩS4）］ＩS3
【００４３】ＩＣ回路においてはＩS1，ＩS2，ＩS3およ
びＩS4は相互にほぼ等しいと考えることができるので，
結局，出力電流ＩO は，
びＩS4は相互にほぼ等しいと考えることができるので，
結局，出力電流ＩO は，
【数９】 ＩO ＝Ｉ3 ＝（ＩIN・Ｉw ）／ＩBIAS1 ‥式(8) で表わされることになる。
【００４４】すなわち，２つの入力電流ＩINとＩw との
積を表わす出力電流ＩO が得られる。
積を表わす出力電流ＩO が得られる。
【００４５】ここで電流ＩBIAS1 は演算誤差が小さくな
るように設計時に任意に設定される。
るように設計時に任意に設定される。
【００４６】図２は除算回路を含む確定値演算回路を示
している。この確定値演算回路も好ましくはＩＣにより
実現される。
している。この確定値演算回路も好ましくはＩＣにより
実現される。
【００４７】この確定値演算回路は式(1) に示す重心演
算を行なうものである。式(1) における前件部適合度ａ
i を表わす電流を入力電流ＩINi （ｉ＝ＮＬ〜ＰＬ）と
する。また，重みＷi を表わす電流をＩwi（ｉ＝ＮＬ〜
ＰＬ）とする。
算を行なうものである。式(1) における前件部適合度ａ
i を表わす電流を入力電流ＩINi （ｉ＝ＮＬ〜ＰＬ）と
する。また，重みＷi を表わす電流をＩwi（ｉ＝ＮＬ〜
ＰＬ）とする。
【００４８】後件部メンバーシップ関数のラベル数（こ
の実施例では７個）に等しい数の乗算回路20が設けられ
ている。この乗算回路20は図１に示す回路によって実現
される。各乗算回路20において式(8) の演算，すなわち
の実施例では７個）に等しい数の乗算回路20が設けられ
ている。この乗算回路20は図１に示す回路によって実現
される。各乗算回路20において式(8) の演算，すなわち
【数１０】 ＩOi＝（ＩINi ・Ｉwi）／ＩBIAS1 ‥式(9) が実行される。
【００４９】乗算回路20の出力電流ＩOiは結節点（ノー
ド）13において加算される。結節点13の出力電流Ｉ1 は
次式で与えられる。
ド）13において加算される。結節点13の出力電流Ｉ1 は
次式で与えられる。
【００５０】
【数１１】
【００５１】これは式(1) の分子に相当する。
【００５２】一方，入力電流ＩINi は結節点（ノード）
14において加算される。結節点14の出力電流Ｉ2 は次式
で与えられる。
14において加算される。結節点14の出力電流Ｉ2 は次式
で与えられる。
【００５３】
【数１２】
【００５４】これは式(1) の分母に相当する。
【００５５】除算回路は，２つのｎｐｎトランジスタＱ
11とＱ12とからなる電流ミラー，および２つのトランジ
スタＱ13とＱ14とからなる差動回路によって構成されて
いる。この構成は図１に示す乗算回路の構成と同じであ
り，入力電流，バイアス電流が異なるだけである。
11とＱ12とからなる電流ミラー，および２つのトランジ
スタＱ13とＱ14とからなる差動回路によって構成されて
いる。この構成は図１に示す乗算回路の構成と同じであ
り，入力電流，バイアス電流が異なるだけである。
【００５６】除算回路の入力電流は，電流ミラーのトラ
ンジスタＱ11のコレクタに流入する電流Ｉ1 （式(10)）
と，電流ミラーのトランジスタＱ12のエミッタから流出
する電流Ｉ2 （式(11)）とである。差動回路のトランジ
スタＱ13とＱ14のエミッタには電流源11が接続され，ト
ランジスタＱ14のコレクタには電流源12によって電流Ｉ
BIAS2 が与えられる。トランジスタＱ13のコレクタに流
入する電流Ｉout が除算結果を表わす出力電流となる。
ンジスタＱ11のコレクタに流入する電流Ｉ1 （式(10)）
と，電流ミラーのトランジスタＱ12のエミッタから流出
する電流Ｉ2 （式(11)）とである。差動回路のトランジ
スタＱ13とＱ14のエミッタには電流源11が接続され，ト
ランジスタＱ14のコレクタには電流源12によって電流Ｉ
BIAS2 が与えられる。トランジスタＱ13のコレクタに流
入する電流Ｉout が除算結果を表わす出力電流となる。
【００５７】この出力電流は次式で与えられることは，
図１と図２との比較，および式(8)から容易に理解され
よう。
図１と図２との比較，および式(8)から容易に理解され
よう。
【００５８】
【数１３】 Ｉout ＝（Ｉ1 ／Ｉ2 ）・ＩBIAS2 ‥式(12)
【００５９】出力電流Ｉout が重心演算結果（式(1) の
Ｗに相当）を表わしている。電流ＩBIAS2 はゲインを調
整するための定数を表わす。
Ｗに相当）を表わしている。電流ＩBIAS2 はゲインを調
整するための定数を表わす。
【００６０】上記において，ｎｐｎトランジスタをｐｎ
ｐトランジスタと置きかえることもできる。また，バイ
ポーラ・トランジスタに代えてＦＥＴ等の他のトランジ
スタを用いて上記の回路を実現することができるのはい
うまでもない。さらに，トランジスタＱ11とＱ12とから
なる電流ミラーを，さらに多くのトランジスタを入力側
に設けて構成されるマルチ入力電流ミラーで置きかえ，
結節点13の働きをこのマルチ入力電流ミラーで実現する
こともできる。
ｐトランジスタと置きかえることもできる。また，バイ
ポーラ・トランジスタに代えてＦＥＴ等の他のトランジ
スタを用いて上記の回路を実現することができるのはい
うまでもない。さらに，トランジスタＱ11とＱ12とから
なる電流ミラーを，さらに多くのトランジスタを入力側
に設けて構成されるマルチ入力電流ミラーで置きかえ，
結節点13の働きをこのマルチ入力電流ミラーで実現する
こともできる。
【図１】乗算回路の回路図である。
【図２】除算回路を含む確定値演算回路の回路図であ
る。
る。
Ｑ１，Ｑ２，Ｑ３，Ｑ４，Ｑ11，Ｑ12，Ｑ13，Ｑ14 ト
ランジスタ １，２，11，12 電流源 ３ 出力用電流ミラー 20 乗算回路
ランジスタ １，２，11，12 電流源 ３ 出力用電流ミラー 20 乗算回路
Claims (4)
- 【請求項１】 少なくとも２つの第１および第２のトラ
ンジスタから構成され，第１のトランジスタに第１の入
力電流が与えられる電流ミラー，上記電流ミラーの第２
のトランジスタに上記第１の入力電流と逆方向のバイア
ス電流を与える第１の電流源，ならびに上記電流ミラー
の第２のトランジスタに現われる電位が制御端子に与え
られる第３のトランジスタと，固定電圧が制御端子に与
えられかつ第２の入力電流が与えられる第４のトランジ
スタと，これらの両トランジスタを電流駆動する第２の
電流源とを含む差動回路，から構成され，上記差動回路
の第３のトランジスタに，第１の入力電流と第２の入力
電流との積を表わす出力電流が現われる電流モードで動
作する乗算回路。 - 【請求項２】 少なくとも２つの第１および第２のトラ
ンジスタから構成され，第１のトランジスタに第１の入
力電流が与えられ，第２のトランジスタに上記第１の入
力電流と逆方向の第２の入力電流が与えられる電流ミラ
ー，ならびに上記電流ミラーの第２のトランジスタに現
われる電位が制御端子に与えられる第３のトランジスタ
と，固定電圧が制御端子に与えられる第４のトランジス
タと，これらの両トランジスタを電流駆動する第１の電
流源と，上記第４のトランジスタにバイアス電流を与え
る第２の電流源とを含む差動回路，から構成され，上記
第１の電流を上記第２の電流で除した値で表わす出力電
流が上記差動回路の上記第３のトランジスタから得られ
る電流モードで動作する除算回路。 - 【請求項３】 異なるラベルの複数の後件部のそれぞれ
について得られた前件部推論結果を表わす複数の適合度
電流と，それらに対応する後件部の重みを表わす重み電
流との積を表わす積電流をそれぞれ発生する複数の乗算
回路，上記複数の乗算回路からそれぞれ出力される積電
流の和を表わす第１の電流を出力する第１の結節点，上
記複数の適合度電流の和を表わす第２の電流を出力する
第２の結節点，少なくとも２つの第１および第２のトラ
ンジスタから構成され，第１のトランジスタに上記第１
の入力電流が与えられ，第２のトランジスタに上記第１
の入力電流と逆方向の上記第２の入力電流が与えられる
電流ミラー，ならびに上記電流ミラーの第２のトランジ
スタに現われる電位が制御端子に与えられる第３のトラ
ンジスタと，固定電圧が制御端子に与えられる第４のト
ランジスタと，これらの両トランジスタを電流駆動する
第１の電流源と，上記第４のトランジスタにバイアス電
流を与える第２の電流源とを含む差動回路，から構成さ
れ，上記第１の電流を上記第２の電流で除して得られる
確定値を表わす出力電流が上記差動回路の上記第３のト
ランジスタから得られる，電流モードで動作する確定値
演算回路。 - 【請求項４】 上記乗算回路が，少なくとも２つの第５
および第６のトランジスタから構成され，第５のトラン
ジスタに適合度電流が与えられる電流ミラー，上記電流
ミラーの第６のトランジスタに上記適合度電流と逆方向
のバイアス電流を与える第３の電流源，ならびに上記電
流ミラーの第６のトランジスタに現われる電位が制御端
子に与えられる第７のトランジスタと，固定電圧が制御
端子に与えられかつ上記重み電流が与えられる第８のト
ランジスタと，これらの両トランジスタを電流駆動する
第４の電流源とを含む差動回路，から構成され，上記差
動回路の第７のトランジスタに，適合度電流と重み電流
との積を表わす上記積電流が現われる，請求項３に記載
の電流モードで動作する確定値演算回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23897291A JPH0554158A (ja) | 1991-08-27 | 1991-08-27 | 電流モードで動作する乗算回路，除算回路および確定値演算回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23897291A JPH0554158A (ja) | 1991-08-27 | 1991-08-27 | 電流モードで動作する乗算回路，除算回路および確定値演算回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0554158A true JPH0554158A (ja) | 1993-03-05 |
Family
ID=17038034
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP23897291A Pending JPH0554158A (ja) | 1991-08-27 | 1991-08-27 | 電流モードで動作する乗算回路，除算回路および確定値演算回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0554158A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5796243A (en) * | 1996-08-30 | 1998-08-18 | Nec Corporation | Current multiplier/divider circuit |
| WO2004061844A1 (ja) * | 2002-12-27 | 2004-07-22 | Sony Corporation | 光記録方法及び光記録装置 |
| US9384371B2 (en) | 2014-10-28 | 2016-07-05 | King Fahd University Of Petroleum And Minerals | Compact CMOS current-mode analog multifunction circuit |
-
1991
- 1991-08-27 JP JP23897291A patent/JPH0554158A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5796243A (en) * | 1996-08-30 | 1998-08-18 | Nec Corporation | Current multiplier/divider circuit |
| WO2004061844A1 (ja) * | 2002-12-27 | 2004-07-22 | Sony Corporation | 光記録方法及び光記録装置 |
| US9384371B2 (en) | 2014-10-28 | 2016-07-05 | King Fahd University Of Petroleum And Minerals | Compact CMOS current-mode analog multifunction circuit |
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