JPH055172B2 - - Google Patents
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- Publication number
- JPH055172B2 JPH055172B2 JP57009062A JP906282A JPH055172B2 JP H055172 B2 JPH055172 B2 JP H055172B2 JP 57009062 A JP57009062 A JP 57009062A JP 906282 A JP906282 A JP 906282A JP H055172 B2 JPH055172 B2 JP H055172B2
- Authority
- JP
- Japan
- Prior art keywords
- semiconductor layer
- layer
- source
- drain
- silicon
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/60—Insulated-gate field-effect transistors [IGFET]
Landscapes
- Liquid Crystal (AREA)
Description
【発明の詳細な説明】
本発明は半導体装置の製造法、殊に高性能の半
導体装置を容易に且つ低コストで製造し得る半導
体装置の製造法に関する。
導体装置を容易に且つ低コストで製造し得る半導
体装置の製造法に関する。
第１図に示す工程図に従つて、従来法による
MOS−FETの製造法を説明する。
MOS−FETの製造法を説明する。
先ず、ガラス、セラミクス等の基板１の上に、
電子ビーム蒸着法やCVD（Chenical Vapour
Deposition）法やプラズマCVD法等で、シリコ
ン半導体層等の半導体活性層２、次いで高濃度不
純物添加半導体層３を形成する。ここで、通常の
フオトリソグラフイ法により、ソース、ドレイン
電極部を残して、高濃度不純物添加層３をパター
ニング、エツチングする（工程(a)）。
電子ビーム蒸着法やCVD（Chenical Vapour
Deposition）法やプラズマCVD法等で、シリコ
ン半導体層等の半導体活性層２、次いで高濃度不
純物添加半導体層３を形成する。ここで、通常の
フオトリソグラフイ法により、ソース、ドレイン
電極部を残して、高濃度不純物添加層３をパター
ニング、エツチングする（工程(a)）。
次いで、例えはCVD法によりSiO2を蒸着して
ゲート絶縁層形成用の絶縁層を形成した後、通常
のフオトリソグラフイ法によりソース、ドレイン
電極用の各コンタクトホール５をあける（工程
(b)）。次いで、電極形成用の金属となる、例えば
AlまたはMo等を抵抗加熱法や電子ビーム蒸着法
で蒸着して電極層を形成し、その後フオトリソグ
ラフイ法でソース、ドレイン、ゲートの各電極部
を残して、電極源をパターニング、エツチングす
る（工程(c)）。
ゲート絶縁層形成用の絶縁層を形成した後、通常
のフオトリソグラフイ法によりソース、ドレイン
電極用の各コンタクトホール５をあける（工程
(b)）。次いで、電極形成用の金属となる、例えば
AlまたはMo等を抵抗加熱法や電子ビーム蒸着法
で蒸着して電極層を形成し、その後フオトリソグ
ラフイ法でソース、ドレイン、ゲートの各電極部
を残して、電極源をパターニング、エツチングす
る（工程(c)）。
この様な従来法においては通常のフオトリソグ
ラフイ法で、パターニング、エツチングする場
合、マスク合せの精度、エツチングの精度等の点
から、第１図の工程(c)に示す如く、ゲート電極８
とソース、ドレイン用の電極としての高濃度不純
物添加層６，７との空間的な重なり部ｄとして、
５〜10μの幅が必要とされている。而乍ら、この
重なり部ｄではゲート電極８と、高濃度不純物添
加層３との間に各々ゲート・ソース間容量及びゲ
ート・ドレイン間容量を形成し、これ等が大きい
と作製されるFETの周波数特性が悪くなる。
ラフイ法で、パターニング、エツチングする場
合、マスク合せの精度、エツチングの精度等の点
から、第１図の工程(c)に示す如く、ゲート電極８
とソース、ドレイン用の電極としての高濃度不純
物添加層６，７との空間的な重なり部ｄとして、
５〜10μの幅が必要とされている。而乍ら、この
重なり部ｄではゲート電極８と、高濃度不純物添
加層３との間に各々ゲート・ソース間容量及びゲ
ート・ドレイン間容量を形成し、これ等が大きい
と作製されるFETの周波数特性が悪くなる。
本発明は、上記の点に鑑み成されたもので上記
の重なり部ｄを極めて小さくし得る、所謂セル
フ・アラインゲートの形成を容易に且つ低コスト
で行い得る半導体装置の製造法を提案することで
ある。
の重なり部ｄを極めて小さくし得る、所謂セル
フ・アラインゲートの形成を容易に且つ低コスト
で行い得る半導体装置の製造法を提案することで
ある。
本発明の半導体装置の製造法は、半導体層上
に、ゲート絶縁層形成のための酸化シリコンから
成る層を少なくとも含む絶縁層の形成と、該絶縁
層上に高濃度不純物半導体層の形成を行い、次い
で、該絶縁層と該高濃度不純物半導体層とを貫通
するソース電極用、ドレイン電極用のコンタクト
ホールを開けた後、前記半導体層を加熱して1000
℃以上の温度に保持し、不純物が導入された雰囲
気下でビーム強度が１×1015原子／cm2・sec以下
に設定されたシリコンビームを照射して、少なく
とも前記コンタクトホールの位置の半導体層上に
接して高濃度不純物添加半導体層を形成し、つい
でソース電極、ドレイン用及びゲート用の各リー
ド電極を設けことを特徴とする。
に、ゲート絶縁層形成のための酸化シリコンから
成る層を少なくとも含む絶縁層の形成と、該絶縁
層上に高濃度不純物半導体層の形成を行い、次い
で、該絶縁層と該高濃度不純物半導体層とを貫通
するソース電極用、ドレイン電極用のコンタクト
ホールを開けた後、前記半導体層を加熱して1000
℃以上の温度に保持し、不純物が導入された雰囲
気下でビーム強度が１×1015原子／cm2・sec以下
に設定されたシリコンビームを照射して、少なく
とも前記コンタクトホールの位置の半導体層上に
接して高濃度不純物添加半導体層を形成し、つい
でソース電極、ドレイン用及びゲート用の各リー
ド電極を設けことを特徴とする。
本発明の製造法を第２図に示す工程図に従つて
説明する。第１図と第２図において同一番号のも
のは、同一のものを示す。
説明する。第１図と第２図において同一番号のも
のは、同一のものを示す。
第２図において、ガラス、セラミクス等の基板
１の上に、電子ビーム蒸着法、CVD法等でシリ
コン半導体層等の半導体活性層２を形成し、次い
で通常の熱酸化法或いはCVD法等で、ゲート絶
縁層形成用としてSiO2層４を形成する。ゲート
絶縁層形成用の層としては熱窒化法、CVD法、
プラズマCVD法等で形成したSi3N4層をSiO2層に
積層しても良い。
１の上に、電子ビーム蒸着法、CVD法等でシリ
コン半導体層等の半導体活性層２を形成し、次い
で通常の熱酸化法或いはCVD法等で、ゲート絶
縁層形成用としてSiO2層４を形成する。ゲート
絶縁層形成用の層としては熱窒化法、CVD法、
プラズマCVD法等で形成したSi3N4層をSiO2層に
積層しても良い。
次いで、高濃度不純物添加半導体層３−１を、
通常の電子ビーム蒸着法、CVD法、プラズマ
CVD法等で形成する。不純物としては、半導体
層２が族のシリコン、ゲルマニウムの場合、Ｎ
型の不純物として、族の燐、ヒ素、アンチモ
ン、Ｐ型の不純物として、族のボロン、アル
ミ、カリウム等を挙げることが出来る。
通常の電子ビーム蒸着法、CVD法、プラズマ
CVD法等で形成する。不純物としては、半導体
層２が族のシリコン、ゲルマニウムの場合、Ｎ
型の不純物として、族の燐、ヒ素、アンチモ
ン、Ｐ型の不純物として、族のボロン、アル
ミ、カリウム等を挙げることが出来る。
また、この第２図の工程(a′)に示す様に、高濃
度不純物添加半導体層３−１を絶縁層４上に形成
する前に、Al，Mo等から成る金属層９を絶縁層
４上に設けても良い。
度不純物添加半導体層３−１を絶縁層４上に形成
する前に、Al，Mo等から成る金属層９を絶縁層
４上に設けても良い。
次いで、通常のフオトリソグラフイ法で、ソー
ス及びドレイン電極部にコンタクトホール５を設
ける（工程(a)）。次いで、工程(a)又は工程(a′)を終
了したものを、１×10-7Torrよりも良い真空状
態の高真空雰囲気中に設置し、基板１の温度を
1000℃以上にセツトする。1000℃以上の温度に基
板１が加熱されたら、次いでシリコンのビーム強
度が１×1015原子／cm2・sec以下となる様に設定
して、シリコンビームを照射すると同時に不純物
の導入も行つて、高濃度不純物添加半導体層３−
２を形成する。この様な条件でシリコンビームを
照射すると、第２図の工程(b)に示す如く、SiO2
ゲート絶縁層４の側断面には、Siは蒸着されずソ
ース、ドレインの電極部と半導体層３−１の上に
だけ、高濃度不純物添加半導体層３−２が形成さ
れる。即ち、ソース及びドレイン電極部の半導体
層３−２と、ソース、ドレイン引出し用電極、ゲ
ート電極の夫々を構成する半導体層３−１とは電
気的に絶縁されている。次に、第２図の工程(c)に
示す如く、Al，Mo等の電極用の金属を抵抗加熱
蒸着法、電子ビーム蒸着法、スパツタ蒸着法等で
蒸着し、通常のフオトリソグラフイ法によつて、
ソース電極６、ドレイン電極７、ゲート電極８
を、パターニング、エツチングして形成する。こ
の場合第２図の工程(c)に示す如く、パターニン
グ、エツチングの精度寸法マージンd1，d2を５〜
10μ持たせても、ゲート電極とソース電極または
ドレイン電極との重なり部は極めて小さく、容易
に1μ以下に形成し得る。従つて、高周波特性の
秀れたFETを製作することができる。即ち、従
来、この様なセルフアラインゲートの製作法は、
高価なイオンインプランテーシヨン装置を用いて
成されるのであるが、本発明による方法を用いれ
ば、通常の蒸着法にて極めて容易に成し得るもの
である。
ス及びドレイン電極部にコンタクトホール５を設
ける（工程(a)）。次いで、工程(a)又は工程(a′)を終
了したものを、１×10-7Torrよりも良い真空状
態の高真空雰囲気中に設置し、基板１の温度を
1000℃以上にセツトする。1000℃以上の温度に基
板１が加熱されたら、次いでシリコンのビーム強
度が１×1015原子／cm2・sec以下となる様に設定
して、シリコンビームを照射すると同時に不純物
の導入も行つて、高濃度不純物添加半導体層３−
２を形成する。この様な条件でシリコンビームを
照射すると、第２図の工程(b)に示す如く、SiO2
ゲート絶縁層４の側断面には、Siは蒸着されずソ
ース、ドレインの電極部と半導体層３−１の上に
だけ、高濃度不純物添加半導体層３−２が形成さ
れる。即ち、ソース及びドレイン電極部の半導体
層３−２と、ソース、ドレイン引出し用電極、ゲ
ート電極の夫々を構成する半導体層３−１とは電
気的に絶縁されている。次に、第２図の工程(c)に
示す如く、Al，Mo等の電極用の金属を抵抗加熱
蒸着法、電子ビーム蒸着法、スパツタ蒸着法等で
蒸着し、通常のフオトリソグラフイ法によつて、
ソース電極６、ドレイン電極７、ゲート電極８
を、パターニング、エツチングして形成する。こ
の場合第２図の工程(c)に示す如く、パターニン
グ、エツチングの精度寸法マージンd1，d2を５〜
10μ持たせても、ゲート電極とソース電極または
ドレイン電極との重なり部は極めて小さく、容易
に1μ以下に形成し得る。従つて、高周波特性の
秀れたFETを製作することができる。即ち、従
来、この様なセルフアラインゲートの製作法は、
高価なイオンインプランテーシヨン装置を用いて
成されるのであるが、本発明による方法を用いれ
ば、通常の蒸着法にて極めて容易に成し得るもの
である。
実施例
第２図に示す工程に従つて以下の様にして
FETを作製した。第２図の工程(a)において、石
英基板１の上に１×10-7Torrより良い高真空雰
囲気中にて、電子ビーム蒸着法により、不純物無
添加シリコン層２を厚さ1μに形成した。その後、
通常のCVD法によつてSiO2層４を厚さ0.5μに形
成した。次いで基板１の温度を約500℃に保ち、
シリコンのビーム強度を１×1015原子／cm2・sec
に設定してシリコンを蒸着しつつ、アンチモンの
入つたルツボを加熱し、シヤツターを開いてアン
チモンを高濃度に添加したシリコン半導体層３−
１を厚さ0.1μに形成した。
FETを作製した。第２図の工程(a)において、石
英基板１の上に１×10-7Torrより良い高真空雰
囲気中にて、電子ビーム蒸着法により、不純物無
添加シリコン層２を厚さ1μに形成した。その後、
通常のCVD法によつてSiO2層４を厚さ0.5μに形
成した。次いで基板１の温度を約500℃に保ち、
シリコンのビーム強度を１×1015原子／cm2・sec
に設定してシリコンを蒸着しつつ、アンチモンの
入つたルツボを加熱し、シヤツターを開いてアン
チモンを高濃度に添加したシリコン半導体層３−
１を厚さ0.1μに形成した。
ここで、フオトリソグラフイ法により、ソー
ス、ドレイン各電極部にコンタクトホールをあけ
た。次いで第２図の工程(b)に示す様に、この基板
を１×10-7Torrより良い高真空雰囲気内に設置
し、基板温度を1000℃以上に保ちながら、シリコ
ンビーム強度が１×1014原子／cm2・secになる様
に調整して、電子ビーム蒸着でシリコンを蒸着し
ながら、前と同様にアンチモンの入つたルツボを
加熱し、シヤツターを開いてアンチモンを高濃度
に添加したシリコン半導体層３−２を厚さ0.1μに
形成した。この時、前に説明した様にSiO2絶縁
層４の側断面には、シリコンは蒸着されず、ソー
ス、ドレイン部と、ソース、ドレイン用の各リー
ド電極及びゲート電極とは電気的に完全に絶縁さ
れていた。次に、第２図の工程(c)に示す様に、抵
抗加熱蒸着法でAlを厚さ2μに蒸着し、フオトリ
ソグラフイ法でソース、ドレイン、ゲート電極部
を残して、パターニング、エツチングして各Al
電極部を形成した。この様にして、セルフアライ
ンゲートのFETを作製し特性を調べたところ、
従来法に較べて高周波特性が格段に向上してい
た。
ス、ドレイン各電極部にコンタクトホールをあけ
た。次いで第２図の工程(b)に示す様に、この基板
を１×10-7Torrより良い高真空雰囲気内に設置
し、基板温度を1000℃以上に保ちながら、シリコ
ンビーム強度が１×1014原子／cm2・secになる様
に調整して、電子ビーム蒸着でシリコンを蒸着し
ながら、前と同様にアンチモンの入つたルツボを
加熱し、シヤツターを開いてアンチモンを高濃度
に添加したシリコン半導体層３−２を厚さ0.1μに
形成した。この時、前に説明した様にSiO2絶縁
層４の側断面には、シリコンは蒸着されず、ソー
ス、ドレイン部と、ソース、ドレイン用の各リー
ド電極及びゲート電極とは電気的に完全に絶縁さ
れていた。次に、第２図の工程(c)に示す様に、抵
抗加熱蒸着法でAlを厚さ2μに蒸着し、フオトリ
ソグラフイ法でソース、ドレイン、ゲート電極部
を残して、パターニング、エツチングして各Al
電極部を形成した。この様にして、セルフアライ
ンゲートのFETを作製し特性を調べたところ、
従来法に較べて高周波特性が格段に向上してい
た。
第１図は従来法の、第２図は本発明法による半
導体装置の製造法を夫々示す工程図である。 １……基板、２……半導体活性層、３，３−
１，３−２……高濃度不純物添加半導体層、４…
…絶縁層、５……コンタクトホール、６……ソー
スリード電極、７……ドレインリード電極、８…
…ゲートリード電極、９……金属層。
導体装置の製造法を夫々示す工程図である。 １……基板、２……半導体活性層、３，３−
１，３−２……高濃度不純物添加半導体層、４…
…絶縁層、５……コンタクトホール、６……ソー
スリード電極、７……ドレインリード電極、８…
…ゲートリード電極、９……金属層。
Claims (1)
- １ 半導体層上に、ゲート絶縁層形成のための酸
化シリコンから成る層を少なくとも含む絶縁層の
形成と、該絶縁層上に高濃度不純物半導体層の形
成を行い、次いで、該絶縁層と該高濃度不純物半
導体層とを貫通するソース電極用、ドレイン電極
用のコンタクトホールを開けた後、前記半導体層
を加熱して1000℃以上の温度に保持し、不純物が
導入された雰囲気下でビーム強度が１×1015原
子／cm2・sec以下に設定されたシリコンビームを
照射して、少なくとも前記コンタクトホールの位
置の半導体層上に接して高濃度不純物添加半導体
層を形成し、ついでソース電極、ドレイン用及び
ゲート用の各リード電極を設けることを特徴とす
る半導体装置の製造法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57009062A JPS58127378A (ja) | 1982-01-23 | 1982-01-23 | 半導体装置の製造法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57009062A JPS58127378A (ja) | 1982-01-23 | 1982-01-23 | 半導体装置の製造法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS58127378A JPS58127378A (ja) | 1983-07-29 |
| JPH055172B2 true JPH055172B2 (ja) | 1993-01-21 |
Family
ID=11710122
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57009062A Granted JPS58127378A (ja) | 1982-01-23 | 1982-01-23 | 半導体装置の製造法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58127378A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0737228U (ja) * | 1993-12-22 | 1995-07-11 | 株式会社東亜セイコー | スロットルマシン機能を備えたゴルフボール貸与機 |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61136272A (ja) * | 1984-12-07 | 1986-06-24 | Matsushita Electric Ind Co Ltd | 薄膜トランジスタの製造方法 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5482983A (en) * | 1977-12-14 | 1979-07-02 | Mitsubishi Electric Corp | Manufacture of insulating gate type field effect transistor |
| JPS56135968A (en) * | 1980-03-27 | 1981-10-23 | Canon Inc | Amorphous silicon thin film transistor and manufacture thereof |
-
1982
- 1982-01-23 JP JP57009062A patent/JPS58127378A/ja active Granted
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0737228U (ja) * | 1993-12-22 | 1995-07-11 | 株式会社東亜セイコー | スロットルマシン機能を備えたゴルフボール貸与機 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS58127378A (ja) | 1983-07-29 |
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