JPH05503818A - シリアルアレイ・タイム スロット・インターチェンジャ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるため要約のデータは記録されません。

Description

【発明の詳細な説明】 本発明は、所定の時間内に生じる複数のディスクリートなデータセグメントの間 の連続した時間の関係を再配列する方法及び装置に関する。特に本発明は、所定 の時間フレームに生じる一連のデータブロックを受けるための装置及び方法に関 し、このデータブロックは交換され、又は、入力時間フレームに対して等しい長 さの時間フレーム内の出力として出現順序で再配列される。それは純粋に電子的 な適用において有益であるが、本発明は、フォトニック（ｐｈｏｔｏｎｉｃ）デ ータの取り扱い、処理及び／または通信を必要とするオプトエレクトニック及び ／又は光学的な環境において有用である。

この明細書及び説明は、光学的及びオプトエレクトニッな構成要素及びコンポー ネントによる実施を広範囲に強調するが、本発明は、それによって制限されるも のではないことに留意すべきである。当業者は、技術または部門の組み合わせが すべての電子的な実施を含む本発明を使用するのに利用可能であることに気タイ ムスロット・インターチェンジャは、大きなブロックのシリアルデータへ時間多 重化されているい（つかの等しい長さのデータブロックからなるシリアルな入力 信号を受ける。大きいデータによって占められる時間間隔をフレームと称し、小 さいブロックはこのフレーム内のタイムスロットを占める。複数のフレームが、 互いに連続して続く。連続したフレームの対応するタイムスロットは、１つの特 定のデータ本体に属していると考えられている。例えば、通信環境において、連 続したフレーム内の所定のタイムスロットは、特定の電話音声の伝送のディジタ ル化されたバージョンを含む。タイムスロット・インターチェンジャの出力は、 入力と同じフォーマットのソリアルな信号であるが、タイムスロットを占めるデ ータブロックは、出力データが該フレーム内の異なるタイムスロットを占めるよ うに変換される。タイムスロットの順序を除いて、データは変化しない。通信の 例を使用する場合に、出力タイムスロットが圧縮音声伝送の受信機に対応するな らば、タイムスロット・インターチェンジャは、送信機と受信機との間のマツピ ングまたは相互持続を表す。

したがって、タイムスロット・インターチェンジャは、複数入力・複数出力交換 網に等価の時間領域である。フレーム毎にＮ個のタイムスロットが有り、タイム スロット・インターチェンジャが任意の変換ができるのであれば、Ｎ入力・Ｎ出 力クロスバ−スイッチと等価の時間領域がある。このようなスイッチは、独立し たデータアイテムを１つのチャンネル上で時間多重化する場合であれば有益であ る。これは、ディジタル計算システムに適用可能であると同時に通信網において 適用可能である。時間多重化チャンネルは、Ａタイプのいくつかのサブユニット をＢタイプのサブユニットに接続するが、その接続は、チャンネルへデータを送 り及びそのチャンネルからデータを受けるために一定の順番がサブユニットに割 り当てられる。チャンネル内のタイムスロット・インターチェンジャによって実 行される任意の変換は、タイプＢのサブユニットへのタイプＡのサブユニットの ランダムな相互接続に対応する。

フォトニック信号を使用し、実施されるタイムスロット・インターチェンジャに おいて、光学的な情報は光フアイバ内でシリアルに伝送される。インターチェン ジャを作る基本的な要素は、ファイバ・ディレィライン、ファイバ・スプリッタ 及び制御形方向性カプラを有する。インターチェンジャ装置の設計者は、制御形 刃向性カブラが他の構成要素に比較して、大きさ、パワー及びコストにおいて高 価であることに留意すべきである。

この説明のために、ファイバによって伝送され、一連のフレームとして形成され たシリアル・フォトニック信号を入力信号として考！する。データ通信において 、種々のチャンネルが、時分割多重化によって同じ伝達媒体を共有し、各フレー ム内の異なるタイムスロットを異なるチャンネルに割当てる。光コンビエータに おいて、いくつかの処理が同時に行われ、プロセンサとメモリとの間のファイバ 結合が、時間多重化されたデータストリームを伝送し、１つのフレーム内の各タ イムスロットは、プロセッサの各々からの１つのワードからなる。上記のいずれ の領域においても、ソースとデスティネーションとの間の１つ以上の点において 、処理は、フレーム内のタイムスロットの交換を必要とする。

例えば、通信網において、通信局の対の間に、入力及び出力のトラフィックの間 の時分割切り換えを必要とする多数の交換ノードがある。大きい処理能力を得る ために、光コンピュータは、空間的一致をタップ（ｔａｐ）するだけでなく、時 間的領域を利用し、これによって非常な高速と短いパルスの利点を得る。時間領 域の利用は、光コンピュータにおいてタイムスロット・インターチェンジャが、 基本的な機能要件を示すことを意味する。

入力でのタイムスロットから出力でのタイムスロットへのディジタルデータの交 換は、ビット・インターリーブされたデータフォーマント並びにワード・インタ ーリーブされたデータフォーマットの双方において可能である。ここに含まれる 説明において、ワード・インターリーブされたデータフォーマントを全体にわた って前提とするが、本発明は、ビット・インターリーブされたフォーメーション に対しても等しく適用可能である。ワード・インターリーブされたフォーマット は、交換装置に適しており、例えば、そのビルディングブロックは、商業的に利 用可能なＴｉ　：ＬｉＮｂＯ３方向性カプラである。この装置は、基本的には電 子的に制御されるが、その切り換えデータはフォトニックである。ワード・イン ターリーブされたデータフォーマットによって、方向性カブラの電子切り換え時 間によって直接に可能となるよりもさらに速いデータ速度が可能となる。これが 可能なのは、隣接するタイムスロット間に時間のガートバンドを提供することに よって切り換え時間を収容し、切り換えがタイムスロットの境界の間でのみ起こ ることを必要とするからである。

通常、フレーム毎にＮ個のタイムスロットがあり、１秒当りＦフレームのデータ 速度であり、タイムスロット毎にＢビットが有ると仮定する。タイムスロットは 、０．　１．　２．　・・・・、Ｎ−１と称され、フレームは、Ｆｏ、Ｆ、、・ ・・・１等と称される。簡単にするために、ガートバンド、スタートビット等は 各タイムスロットへ統合され、フレームはＮ個のタイムスロットだけて構成され るように示される。Ｆにが入力タップに到達するときに、入力がデータ０．　１ ．　２．　・・・・Ｎ−１をその順序で受けるようにフレームが進む。データ速 度は、Ｆフレーム／Ｓ、またはＦＮタイムスロット／Ｓであり、タイムスロット 切り換え速度は、ＦｎＨｚである。Ｃが真空での光の速度で、ｒがファイバの屈 折率とすれば、１タイムスロツトが占めるファイバの長さはＬ　＝　ｃ　／　Ｆ 　Ｎ　ｒである。

タイムスロットの数Ｎに正比例した多くのスイッチを使用したタイムスロット・ インターチェンジャは、１９８８年８月発行のＲ，Ａトンプソン（Ｒ，Ａ７＋） ｍｐｓｏｎ）によるＩＥＥＥ　Ｊｏｕｒｎａｌ　Ｏｎ　５ｅｌｅｃｔｅｄ　：へ ｒｅａｓ　Ｉｎ　Ｃｏｍｍｕｎｉｃａｔｉｏｎ第６巻■ ７号の「ファイバループ・ディレィラインを有するフォトニンクシステムの改良 されたＳＮ比を備えたアーキテクチャ」に提示されている。この装置は、データ ストリームのセグメントを種々の平行なディレィラインに流すためにデマルチプ レクサされたデータストリームを受ける。各ディレィラインは、典型的にはその 隣接のディレィラインに比較して異なる遅延量を有する。並列な遅延回路のアレ イの出力はマルチプレクサにより組合わされ、入力ストリームに関してタイムス ロットの再配列された順序のシリアル入カストリームを発生する。このような装 置は、タイムスロット・インターチェンジャとして機能的には受け入れられるが 、製造するには高価であり、大きな容積のディレィラインを必要とする。

タイムスロット・インターチェンジャ用のずっと短いディレィラインを使用する 他のアーキテクチャが知られており、その場合に、並列な遅延回路の各々は、フ ィードバックループディレィを有する１つのスイッチまたはディレィを介して相 互接続されている２×２スイツチのカスケードにより形成される。デマルチプレ クサ、マルチプレクサ及びカスケード結合したフォトニックスイッチを使用した 種々の可変インティジャディレィ装置は、１９８９年１月に発行された「ライト ウェーブテクノロジーシャーナル」のｐ１５４−１６１のトンプソン及びンオル ダーノによる「再入ディレィラインメモリとして光ファイバを使用する実験的フ ォトニック・タイムスロット・インターチェンジャ」と題された論文で説明され ている。これらの装置は、タイムスロット／フレームの数に比例したスイッチが 必要であり、また多数のスイッチエレメントを通過する信号路を必要とする。

本発明は、所定の時間フレーム中にＮ個のタイムスロットが生じ、該タイムスロ ットを含むデータを交換するための方法及び装置である。各々が入力及び出力を 有する複数の切り換え要素が使用されるっこれらの切り換え要素は、入力を出力 に直結するために入力に導入された第１の制御信号に応答し、所定の時間が過ぎ た後に出力手段に入力手段からの信号を生成するために導入された第２の制御信 号に応答する。

切り換え要素の入力及び出力はシリアルアレイに結合され、該シリアルアレイの 第１の切り換え要素は、Ｎ個のタイムスロットを有するフレームを入力に結合さ せる。最後の切り換え要素の出力にＮ個のタイムスロットのフレームをシリアル アレイが生成させるために一連の制御信号が生成され、タイムスロットは、第１ のマレイスイッチ要素の入力に導入された時間シーケンスと異なる時間シーケン ス関係を占めるようになっている。

各切り換え要素は、所定時間遅延後に出力信号を入力にフィードバックするため の手段を有する。好ましくは、このフィードバックは、タイムスロットの期間の 倍数である遅延時間後にフィードバック信号を生成することができる。

上述したように、スイッチ出力から入力へ結合された光学的なディレィラインで あるフィードバックと共に、フォトニックスイッチである切り換え要素を使用し て本発明を実施することが可能である。ディレィラインはタイムスロット期間の 倍数だけフィードバック信号を遅延させることができる。切り換え装置は２×２ フオトニツクスイツチである。

本発明による装置は、所定の時間フレームにＮ個のタイムスロットが含まれ、複 数の連続的に生じるタイムスロットに含まれるデータの交換を行うことができる 。それは、各々が第１と第２の入力端子及び第１と第２の出力端子を有する複数 のスイッチ要素を使用する。各スイッチ要素は、通常は入力端子を各出力端子に 結合する（すなわち、第１の入力端子を第１の出力端子に、第２の入力端子を第 ２の出力端子に結合する〕。

スイッチ要素は、スイッチに入力端子を出力端子接続へ反転させる（即ち、第１ の入力を第２の出力へ等々）ように入力端子に導入された制御信号に応答する手 段を有する。１つの出力端子での信号は時間遅延後に再生される。この複数のス イッチ要素はシリアルアレイに接続され、最初のスイッチ要素の入力端子の１つ はＮ個のデータタイムスロットの元のフレームを受けるために入力アレイとして 結合される。他のスイッチ要素は、１つの入力端子に遅延されていない信号を、 他の入力端子に先のスイッチの時間遅延だけ遅延された信号を受けるために先の スイッチの出力端子に結合された各入力端子を有する。

制御信号は、少なくとも１タイムスロツトを遅延させるために各スイッチ要素に 制御信号入力を選択的に提供するように発生され、接続される。それによって、 タイムスロットは、シリアルアレイの最後のスイッチ要素の出力端子の１つに発 生するＮ個のタイムスロットのフレームでの異なる連続的な位置に生じるように なっている。

前述した時間遅延は、信号遅延を要するスイッチ要素のスイッチ要素出力端子の １つと次の下流側のスイッチ要素の入力端子との間に結合されたディレィライン を介して得ることができる。最後のアレイのスイッチ要素のディレィラインの出 力は、シリアルアレイに対する出力を提供することができる。フォトニック方向 性カプラはスイッチ要素として機能することができ、光学的なディレィループは 各ディレィラインに適している。

他の構成において、時間遅延は、スイッチ要素の出力端子の１つとその入力端子 との間に結合されたディレィラインとして実施される。これによって遅延した時 間関係で前述した入力端子にスイッチ要素への出力端子の１つに結合されたデー タタイムスロットの再導入が可能になる。好ましくは、ディレィラインは、１つ のタイムスロットの期間の整数倍である時間遅延の後に出力を生成するために入 力に応答する。

本発明は、所定の時間フレーム中にＮ個のタイムスロットが第１のシーケンスで 生じ、タイムスロットを含む複数のデータを交換するための方法として応用可能 である。この方法は、連続して配置された複数のスイッチ要素を都合よく利用し 、スイッチ要素の各々は、制御信号に応答してその人力の信号をその出力へ前記 制御信号の状態に応じて直接にまたは所定の遅延後に転送する。

二の方法は、Ｎ個のタイムスロットの第１のシーケンスを受け、前述した複数の スイッチ要素を介して順に元のＮ個のタイムスロットの信号を通過させるステッ プを含む。制御信号は、元のフレームシーケンスと異なる第２のシーケンスで最 後のスイッチ要素の出力に現れるように、選択したタイムスロットを遅延させる ためにスイッチ要素に導入される。

前に受けた信号を同時に遅延させ、次に受けた時間信号を直接その出力に送るよ うに制御信号に応答することができるようにスイッチ要素を配列することが可能 である。スイッチ要素を制御するための制御信号の少なくとも１つのシーケンス の発生によって、当該スイッチが、連続して配置されたスイッチ要素の出方から Ｎ個のタイムスロットのフレームでの後に生じる位置にタイムスロットを生成さ せることができる。したがって１，７リアルアレイ出カでのＮ個のタイムスロッ トのフレームの実時間での発生は、スイッチ要素のシリアルアレイへの入力にＮ 個のタイムスロットのフレームの実時間発生に関して少なくとも１タイムスロツ ト期間だけ遅延される。

当業者は、添付した図面に示すような好ましい実施例についてのさらに詳細な説 明から本発明の他の目的、特徴、利点及び応用を認識することができる。

図面の簡単な説明 図１は、２つの伝送状態で示す方向性カプラ要素である。

図２は、タップ間の有限の間隔を含む２重人力ファイバ伝送タップを示す。

図３は、１つのタップ、スプリッタ及び２次ブランチ・ディレィを有するフォト ニック信号処理器である。

図４は、各段に対して選択可能なフィードバックを有する多段ディレィエレメン トである。

図５は、各段に対して選択可能な出力にディレィを有する多段ディレィエレメン トである。

図６は、Ｎ＝８のフォーマントに適したフィードフォワード・ディレィを有する シリアルアレイである。

図７は、入力に関する絶対出力ディレィを示す図６に対するタイムベースダイヤ グラムである。

図８Ａ乃至図８Ｅは、図６の回路の動作を示す表である。

図９は、Ｎ＝８を取り扱うフィードハックディレィを有するベース２の７リアル アレイである。

図１０は、図９の動作を示す表である。

図１１Ａ乃至図１１Ｇは、装置内のスイッチの数を減少するためのベース３の動 作の利点をもたらすためにフィードバックを使用する単一スイッチの動作の説明 を表す図である。

図１２は、２１ｏｇ：Ｎ−１個のスイッチを使用するシリアルアレイ・ユニバー サル・タイムスロット・インターチェンジャのブロックダイヤグラムである。

図１３は、小さいアレイからの再帰構造として見るサイズＮのフレームに対する ノリアル・タイムスロット・インターチェンジャのブロックダイヤグラムである 。

図１４Ａ乃至図１４Ｃは、タイムスロットの対を交換するスイッチ要素の説明を 提供する。

好ましい実施例の詳細な説明 図１は、コンテンポラリ・フォトニック方向性カプラを示す。それは、２人力、 ２出力（２Ｘ　２）装置であり、その場合、入力信号が（＝とじて表現される） 「バ刊状態で直接伝搬するか、または（Ｘとして表現される）「交差」状態で伝 搬する。外部制御電圧の大きさは、伝送状態を決定する。図ＩＡに示すように、 方向性カプラは、端子Ｃに印加される公称０ボルトにより交差状態にあり、図Ｉ Ｂは、装置をバー状態に切り換えるためにＣに正の電圧が加えられていることを 示す。それは、２×２「ベータエレメント」または「カルッセル」のフォトニッ クバージョンであり、その場合、切り換えられるデータはフォトニックであり、 制御信号は、電子的である。この装置は、以後の説明では単に「スイッチ」と呼 ばれる。

光学回路において図１のスイッチを使用する基本的な２つの方法である。１つの 方法は、これを５端子の光学装置とみなすことである。これは、フォトダイオー ド増幅組み合わせで光学信号を変換することによってＣに対して制御電圧を発生 することによって行う。スイッチは、論理要素として作動する。

フォトニックである切り換えデータに対して純粋な電子制御を保持することも可 能である。電子的端子Ｃと他のフォトニック端子のいずれかとの間に直接の信号 路はない。方向性カプラのこの使用モートは特に本発明に適する。これは、関心 が実際のデータの内容にあるのではなく、むしろデータ束すなわちタイムスロッ トと、それらの間の境界でそれらを切り換えることにあるがらである。ワード・ インターリ−ブト法を使用する場合には、ピッド速度は、電子スイッチング速度 よりかなり速い。

フォトニック・タイムスロット・インターチェンジャは同期モードで機能し、制 御クロックはすべてのタイムスロット期間を刻み、装置内のすべてのスイッチを 制御する。

時分割多重化された装置において、各フレーム内のタイムスロットの移動は、装 置レベルで予め決定され、この観点から、一定の変換を実行するタイムスロット ・インターチェンジャは回路切り換えされる装置である。

相互接続が再形成不可能かまたは再形成可能かによって、相互接続ネットワーク が静的な、あるいは動的なトポロジーを有する。フォトニック・タイムスロット ・インターチェンジャは、経路の再形成を行い、したがって動的なネットワーク ・トポロジーを有すると考えられる。

一般に、タイムスロット・インターチェンジ装置において、重要な要件は、その 出力が、フレーム・インテグリテイを維持することである。フレーム・インテグ リテイは、各フレームに属するＮ個のタイムスロットのすべてを、Ｎ個の連続す るスロット間隔内でそのままに保ち、それらを隣のフレームにスピルオーバーさ せないことをいう。本発明は、フレーム・インテグリテイを提供する。

入力フレームと出力フレームとの間の位相関係は、インターチェンジャが関連す るシステムディレィとフレームと共に実行される変換との関数である。すなわち 、タイムスロットインターチェンジャが入力と出力との間に導入されるならば、 それは、スロットに実行される変換に依存する値をもつ出力フレームディレィを 余儀なくする。いくつかの応用は、入力フレームとそれに対応した出力フレーム との間のフェーズディレィが、典型的には、追加のディレィを導入することによ って容易に達成し得る１フレ一ム期間に固定されたままであることを必要とする 。

時分割多重化信号用のタイムスロット・インターチェンジャの問題を評価する場 合に、測定用パラメータとして「ソフト」を定義することは有益である。これは 、以下に説明する他の関連する定義に導くものである。出力フレーム・インテグ リテイは、全体にわたって前提とされる。測定のための通常のパラメータとして シフトが選択され、タイムスロット期間の数によって測定される。それは、整数 であり、フレーム間の位相差即ちタイムスロットの移動を測定することができ、 時分割多重化信号を処理する装置の解析及び設計に有益である。

相対シフトは、タイムスロット期間の整数として定義され、それによって入力フ レーム内のあるタイムスロットをフレームの前縁に関してシフトし、出力フレー ムの新しい位置に移動させる。相対シフトは、当該タイムスロットが前縁から離 れるならば正数であり、相対位置に変化がなければゼロであり、前縁に向かって 移動すれば負である。

絶対ソフトはタイムスロット期間の整数として定義され、それによって入力フレ ーム内のあるタイムスロットを所望の相対シフトを達成するために遅延させ、出 力フレーム内の新しい位置に移行させる。タイムスロツトの絶対シフトは、相対 シフトとフレーム内の所望の交換を達成しフレーム・インテグリテイを維持する ために入出力フレーム間に導入される位相ディレィとを加えたものに等しい。

光学的なディレィラインを使用してタイムスロットを遅延されることができるが 、時間内に進めることがてきないから、絶対ソフトは常に正の整数である。した がって、絶対シフトは、タイムスロットを実際に遅延されるべき期間の数を意味 する。

絶対ソフトは正の整数であるが、相対シフトは正または負の整数のいずれかであ る。

タイムスロット交換を受ける入力フレームのシフトセットは、タイムスロットが 入力フレームに現れる順序で並んだ個々のタイムスロットを要素とする順序付け されたセットとして定義される。相対シフトセット及び絶対シフトセットは、同 様に定義される。

次の例は、これまで定義した種々の用語を示す。入力フレームをａ、ｂ、ｃ、ｄ と仮定し、タイムスロット交換後の所望の出力フレームをａ、ｃ、ｂ、ｄ と仮定する。タイムスロットｂ及びＣに対する相対ソフトは、それぞれ１及び− １である。入力フレームに必要な相対シフトセットは（０，１，−１，０１ である。１ユニツトだけフレーム自身を遅延させることによって、Ｃは１ユニツ トだけフレームに関して前進するから、ａ、ｂ、ｃ、ｄに対する絶対ソフトは、 ０＋１．１＋１．−１＋１．０＋１またはＨ，２，０，１１である。

時分割多重化装置において、ある長さのフレームにおいて及び各フレーム内の各 特定のタイムスロット交換操作において、出力フレーム遅延は特有の最小値を有 する。出力フレームディレィは、フレームのタイムスロットの総合的な移動を表 す。タイムスロットの解析は主にタイムスロットの移動の研究を含むから、フレ ームディレィは、インターチェンジャ装置を理解する上で、またその設計におい て重要な基本的な要素である。フレームサイズＮの時分割多重化信号において、 フレーム・インテグリテイを保持する任意のタイムスロット交換操作に対して、 構成するタイムスロットの相対シフトの和はゼロである。フレーム・インテグリ テイが維持されるから、人力フレーム及び出力フレームは等長であり、双方は、 同じタイムスロットの内容を有する。したがって、入力フレーム及び出力フレー ムの前縁からの個々のタイムスロットの距離の和は同じである。フレーム・イン テグリテイを保持するために、どの交換操作も必然的に、前縁から離れる必要が あるタイムスロット及び前縁に接近しようとするタイムスロ・ノドの双方を含み 、それによって出力フレーム遅延を生じさせる。

全体でＮ１個の交換可能性の中で、完全なシャツフルが典型的なケースである。

その調査は、ユニバーサル・タイムスロット交換に含まれる種々の問題を理解す る一助となる。クロスバスイッチの完全な変換パワーを有する有効な空間的に並 列な相互接続網は、選択的な対をなすインターチェンジャによって分けられた連 続した完全なシャツフル交換を使用して形成される。完全なシャツフルは、最小 フォトニック・アーキテクチャに関する比較目的のための特定の交換として、こ こでは強調される。完全なシャツフルは、シーケンスの分割及び各分割グループ からのセグメント列におけるインターリーブを意味する。

Ｎ＝２Ｐカードの偶数サイズのデツキにおける完全なシャツフル操作は、上側の Ｐ個のカードから下側のＰ個のカードを分け、下側のカードを下部に残したまま 、それらを完全にインターリーブする。ソヤッフル関数は、シャツフル交換網に おける応用であり、その場合、Ｎは、通常２の累乗である。シャツフル関数を処 理要素インデックスに適用することは、その２進表現のレフトサイクリック・エ ンドアラウンド−ソフト（Ｌｅｆｔ−ｃｙｃｌｉｃ　ｅｎｄ−ａｒｏｕｎｄ　５ ｈｉｆｔ）をとることと等価である。コンピュータアーキテクチャにおいてはあ まり使用しないが、完全なシャツフルは、Ｎが奇数の場合にも有効な操作である 。Ｎ＝２Ｐ＋１個の対象の奇数サイズのデツキの完全なシャツフルは、上側のＰ 個のカードから下側のＰ＋１個のカードを分け、２つのセットを、下側のカード が下に残り、（Ｐ＋１）番目のカードが上に表れるようにインターリーブする。

偶数サイズのフレームのタイムスロットに完全なシャツフルを試みる間に、第１ 及び最後のタイムスロットはソフトを受けないが、中央のタイムスロットの対は 最大のシフトを受ける。フレーム前半のタイムスロットは、単位ステップにおい てＯから（Ｐ−１，）へ順に太き（なる順序で遅延され、フレーム後半のタイム スロットは、単位ステップにおいて（Ｐ−１）から０へ順に小さくなる順序で進 む。タイムスロットのこの再配列を達成するために、フレーム内の最大の相対的 な進みは（Ｐ−１，）であるから、少なくとも（Ｐ−１，）だけ入力フレームに 関して出力フレームを遅延させる必要がある。

一連のタイムスロットについて完全なシャツフルを実行するキーは、連続的なタ イムスロットを絶対シフト境界及びフレーム境界に注意しながら単位ステ、ツブ で順に大きくなる順序でシフトするように遅延及び切り換え能力を提供すること である。

タイムスロット・インターチェンジャ装置の特徴の分析の前の基本的な前提は、 スイッチ、連結リンク、タップ、スプリッタ及び結合器を通る伝達経路が非常に 短いので、フォトニック信号にはほとんど遅延が導入されないということである 。

信号伝達経路内で遅延を導入することのできる構成要素は、ファイバ遅延ライン またはループラインだけであり、その長さのみが（他の全ての影響ファイバがシ ステム的に及び全ての時間に一定であると仮定すると）遅延量を決定する。これ は、解析の結果の全体の値に影響を与える制限的な前提ではなく、関連する中心 的な原則を理解する助けとなる簡単化であり、考慮しているシステムを実際に実 現するために必要なものとして、こうした補正は常に可能である。

元の信号は、装置に供給する入力ファイバに沿って伝わると仮定され、装置は、 内部的に交換されたフレームを出力ファイバに送る。つぎに２つの可能性が生じ る。装置は伝達ラインに沿うどこかに存在し、一端から達成するフレームをシャ ツフルし、それらは他方の側に送る。または、装置入力は一つのメモリループに 接続され、その出力は別のメモリループに接続され、それによって、第２のルー プは、第１のループでのデータフレームのシャツフルされたバージョンを受け取 る。

どの場合においても、典型的な応用は異なる。例えば、第１の場合は光通信であ り、第２の場合は光学的計算である。しかし双方は機能的には等価である。

タイムスロット・インターチェンジャの要件は、一連のフレームにおいて同様で あり、フレーム毎に異なる。光コンピュータのコンテンポラル相互接続網におい て、相互接続機能は網に入るデータフレーム毎に異なり得る。これは、通信シス テムからの主な偏位であり、その場合に、同じチャンネルからのタイムスロット を搬送する連続的なすべてのフレームが同じタイムスロット交換を受ける。フレ ーム間の相対シフトセットの変動は、各フレームにおける出力遅延が異なること を意味する。フレーム間混合なしに順に処理フレームを取り出すために、すべて のフレームが典型的には１つのフレームの期間に均一な遅延を受ける必要がある 。これは、タイムスロット交換から生じてＮ−Ｇの追加の遅延を提供する各フレ ームの最小遅延Ｇの評価を必要とする。

タイムスロット・インターチェンジャの基本的な構成要素は、フォトニックスイ ッチであり、それは、２×２方向性カプラ、ディレィライン又は、ループディレ ィ、ファイバタップ、スプリッタ及び結合器、リンク、入力及び出力点及びシン クである。これら及びマルチプレクサのような他の構成要素は、所望の特徴を有 する装置設計における可能な役割の観点から分析される。

図２を参照すると、システムは入力ファイバ１０の２つまたはそれ以上のタップ １１及び１２から信号を受け、その場合にいずれの瞬間においても信号位相に差 がなければならない。または、それらがすべて等価であり、したがって１つを除 いて全部が消去される。タップが異なるタイムスロットを同時に供給する方法は 、ファイバに沿って整数のタイムスロット期間で離してタップを配置することで ある。他方、タップは、装置の入力点に、したがって互いに最も接近していなけ ればならず、信号はタップから装置へ無視できる距離を移動する。これらの両方 の要件が満足されるのは、入力タップのすべての対の間の入力伝達ライン１０が 、図２に示すように、整数のタイムスロットに等しい長さのバイパスループの形 状であるときである。またこれは、複数の入力タップの等価回路へも導へ入力タ ップの数は、入力ファイバ上の１つのタップに減らすことができ、それは、各ス トリームに導入される等価ループ遅延によって分割し得る。図２において、スト リーム１２は、タップ１１でのストリームに関して一定のソフトを得る。

ストリームという用語は、１つの点に入るタイムスロットの内容と順序が他の点 から出るそれらと同じであるように装置内の２点を結合するラインとして定義さ れる。図３は、図２と機能的に等価であることに留意すべきである。図３におい て、１つのタンプ１８が入力ファイバ２０に接続されており、スプリッタ１９及 び遅延ループ２５は、出力２１及び２２を図２の出力１１及び１２にそれぞれ関 係づける。

ファイバスプリッタは、前に考慮した入力タップと機能的に同一である。ストリ ーム内のスプリッタは２つのストリームを生じ、同じタイムスロットがそれらの 双方を介して流れる。したがって、ストリーム内のｍ個のスプリッタは、タイム スロットのｍ個の追加のストリームを発生する。しがしながら、各ストリームの パワーレベルは、典型的には等分において３ｄＢだけ降下し、したがって、ＳＺ Ｎ比のような物理的な設計の考慮に起因して、装置内で使用されるタップ、スプ リッタ等の数に実際上の制限がある。

ファイバ結合器は、スイッチを使用することなくその中で信号を組み合わせて、 ２つのストリームから１つのストリームを作り出す。時分割多重化装置において 、結合器は、はとんど柔軟性がなく、特定のタイムスロット期間中に１つのスト リームだけがデータを結合器に送る。２つのタイムスロットを同時に受け取る結 合器はデータの内容を破壊する。したがって、結合器とスプリッタは相補的には 用いられない。デマルチプレクサ及び結合器は動作的には協働するが、潜在的な データの改変及び設計上の柔軟性の欠除がタイムスロット・インターチェンジャ システムに結合器を使用することが妨げている。

フォトニック２×２方向性カブラを使用したシステム設計に関して３つの利点が ある。第１に、スイッチの数が装置の全体のコストの尺度である。第２に、タイ ムスロットが横断しなければならないスイッチの数は、光路損失の合理的な尺度 である。第３に、２つの信号が共通のスノッチを共有するスイッチ衝突の数は、 クロストークの粗い尺度である。

図４は、フィードバックループディレィを有し複数の段からなるシリアルアレイ ・タイムスロット・インターチェンジャ（ＴＳＩ）の一般的なブロック構成図で ある。このようなタイムスロット・インターチェンジャは、各スイッチ要素３１ ．３２及び３３に対してＧ１．Ｇ２．Ｇ３のような複数のフィードバックループ を使用する。アレイの長さくすなわち段数）はＮの値に依存する。

図５は、フィードフォワードディレィを有するＴＳＩを示す。ディレィ要素は、 ３８乃至４０のような複数のスイッチと、フィードフォワード構造に配列された 異なる大きさの４１及び４２のようなループから構成される。スイッチの数は、 図４に示すフィードバックディレィを有するＴＳＩの場合よりも多い。しカルな がら、スイッチ・トラパーサルの方は低く、スイッチクロスオーバーは消去され 本発明の好ましい実施例を、シリアルアレイ・アーキテクチャを使用する完全な シャフラ装置として示す例において以下に説明する。それらは、時間多重化信号 について完全なンヤフルを行う際に含まれるノット操作の規則性を利用するため に特に設計されている。この設計は、できるだけ信号のスイッチ・トラパーサル を少なくして、関連するスイッチの数を最小化することに焦点をおいている。

理論的な最小のフレームディレィに近いものを生成する能力も強調されている。

特徴は、同様の構造のシリアルに配置された要素のアレイを入力信号が横断する ことである。これらの構造を基本ブロックと呼び、以下に説明する。

基本ブロックは、スイッチ、タップ等の他の要素により最小限支持され有用なタ イムスロット交換操作を実行し得る単一のファイバディレィ要素として定義され る。タイムスロットが各ブロックを流れるときに、タイムスロットは、ファイバ ディレィを選択するか又はスキップするように切り換えられ、それらが最終段か ら表れて出力フレームの所定の場所に入るときに、タイムスロットは所望量のデ ィレィを受けてしまう。それらの構造に依存して、基本ブロックは、信号の１つ のストリームまたは２つのストリームのいずれかを入力／出力し、そのスロット を２回以上ファイバ内で循環させる能力を有する。アレイ内の各段は、個々のタ イムスロットのために必要な全体的な絶対シフトに対する寄与を分担する。

タイムスロットループ割当て表（例えば図８Ａ及び図１０Ａ参照）は装置のファ イバディレィの数、それらの値及び各タイムスロットがそれらの１つを選択しバ イパスするかどうかを特定するために都合のよい方法である。しかしながら、こ の表は異なる基本ブロックを装置に配列する順序は特定しない。基本ブロックが ループ内での再循環を提供するならば、表はループ内での各スロットの循環数を 示す。また表は各タイムスロットが必要とする絶対ソフトを掲げる。

タイムスロット流れ表は、装置の個々のスイッチに対する制御シーケンスを表す 他の便利な表現法である。装置のスイッチと同じ数の流れ表がある。各スイッチ 端子を通るタイムスロットの流れ及び制御端子でのスイッチ設定信号は表の異な る列に示される。表の各行はスロット期間に対応する。タイムスロットの複写コ ピーがスイッチを通って流れるならば、表は出力フレームに最後に現れるそれら のスロットを強調する。

シンボルＫ　（Ｇ）は基本ブロックを表すために使用され、そのディレィ要素の 値はＧである。シフト数という用語は、タイムスロット交換を実行する基本ブロ ック能力を部分的に測定するために導入される。この用語は装置または入力フレ ームにも適用され、以下に定義される。

基本ブロックＫ　（Ｇ）のソフト数Ａは、そこを通って流れる隔離されたタイム スロットに付与することができるシフトの特異値の数である。タイムスロット交 換システムのシフト数は、そこを通って流れる隔離されたタイムスロットに付与 することができるソフトの特異値の数である。時分割多重化信号のフレームのソ フト数は、フレームのタイムスロットが、所望のタイムスロット交換を達成する ために受ける絶対シフトの特異値の数である。例えば、完全シャフル交換に対す るサイズ８及び９のフレームのシフト数は、それぞれ７及び９である。

隔離されたタイムスロットという用語は、基本ブロック及び装置に対するシフト 数の定義において使用され、タイムスロット及びフレームが装置内で順に流れる ときに含まれる相対的なタイミングの制約の影響を除去する。相対的なタイミン グのファクタは、タイムスロット・インターチェンンヤ装置を設計する上で等し く重要な問題である。

純粋な遅延は単一の加算操作に従うから、タイムスロットのために必要な全体の シフトは、１つのファイバ遅延を通る１つのステップで、またはそれをいくつか のディレィに通すことによって部分的に達成される。これは、全体の装置が、タ イムスロットが各ディレィを通って流れるときに所望の段の遅延を選択すること によってタイムスロットに／フト値の範囲を付与することができるように、シフ ト数の基本ブロックを配置することによって装置を構築することを示唆する。

さらに、簡単な加算は交互の操作であるから、基本ブロックがアレイに現れる順 序は、隔離されたタイムスロットノフトに対しては重要ではない。しかしながら 、相対的なタイミングの制約は、アレイ内の基本ブロックの順序を支配する。

ファイバ遅延から基本ブロックを構築する最も簡単な方法は、図５に示すように ２Ｘ２スイツチの入力端子または出力端子の一方にファイバ遅延を接続すること である。異なるファイバ遅延を有する基本ブロックがアレイとして直接的に配列 されたとき、それらは、隣接する段を接続する一対のストリームを有する装置を 形成する。このアーキテクチャはフィードフォワードディレィを有する線形スイ ッチアレイとよばれる。ファイバディレィが各基本ブロックにおいてスイッチの 出力端子の一方に接続されるならば、装置の最終段は、入力信号のタイムスロッ ト交換に積極的に寄与することはない。これは、最終段の出力側のディレィが装 置出力として作用するかまたはシンクに終るからである。したがって、最終段の ディレィは、装置の出力端子に接続されるならば、一定の値だけ出力フレームを シフトさせ、シンクで終るならば出力フレームの経路にはない。このような冗長 性を回避するために、ファイバディレィを各基本ブロックの入力スイッチ端子の 一方に接続することが好ましい。

サイズＮのフレームを完全にシャツフルするために装置において必要ではあるが 十分ではない条件は、装置のシフト数がフレームシフト数に等しいかそれより大 きいことである。完全ソヤツフル操作に対するフレームのソフト数は、Ｎが偶数 ならばＮ−１である。シフト数の必要条件に基づいて、Ｎ＝９に必要な段数は３ である。前に述べたように、他の要件はスロット間の相対的なタイミングが満足 されることである。段の入力端子に同時に２つのストリームで到達する２つのタ イムスロットが段遅延を通過するかまたはそれを迂回することを必要とするとき に、段において衝突が生じる。このような衝突は装置設計の際に避けなければな らない。このクラスのアーキテクチャに対して、装置のスロット間の相対的なタ イミングに影響する３つの要素がある。

（＋）　装置への２つの入力ストリームの間の相対位相差（１ｉ）個々の段遅延 （ｉｔｔ）　アレイでの基本ブロックの配列順したがって、タップ、遅延及びア レイ内の基本ブロックの順序の選択を慎重に行うことによって、衝突を避けるこ とができる。

図６．　７．　８Ａは、サイズＮ＝８のフレームに完全なンヤソフルを実行する ために、フィードフォワードディレィを有する線形アレイのアーキテクチャ、フ レームディレィ及びループ割当て表を示す。ファイバ４４からの入力はタップ４ ５に直結され、第２のタップ４６はディレィループ４７ゆえに３の等価遅延を有 し、タップ４５．４６及び第１のスイッチによって第１段Ｋ（３）を形成し、Ｋ （１）　、Ｋ　（２）はアレイの第２段４９及び最終段を形成する。図８Ｂ、図 ８０及び図８Ｄに、装置のスイッチの各々に対する３つのタイムスロット流れ表 を示す。図８Ｅは、図８Ａ−図８Ｄで使用する種々のシンボル及び要素を説明す る表である。表では、出力フレーム５２に現れるタイムスロットのグループは、 端部でシンクするタイムスロットグループから区別される。ループ５４は、１の ディレィ長さを有し、ループ５５は、２のディレィ長さを有することに留意すべ きである。

出力フレーム５２の遅延を測定するために、図６のタップ４５が基準として取ら れ、フレームディレィは、第１の入力タイムスロット０がタップ４５に来る瞬間 から第１の出力タイムスロット０が最終段（５ｏ）の出力を出る瞬間までの時間 である。これは、タップ４５が装置への主な入力であり、タップ４６のストリー ムは主なストリームの遅延されたバージョンであるからである。フレーム遅延は 、第１の出力タイムスロットＯのコピーが各段において通るディレィを加えるこ とによって計算される。したがって流れ表でのタイムスロットの異なるコピーの 区別は重要である。タップ４６が基準として取られるならば、フレームディレィ が全熱ないかのように誤って現れる。

Ｎが２の整数累乗であれば、完全なシャツフルに必要なスイッチの数はｌｏｇ２ Ｎであり、出力フレーム遅延は達成可能な理論的最小値である。すべてのタイム スロットに対するスイッチ・トラパーサルの数は同じであり、ｌｏｇ２ｎに等し い。実際の実施における他の興味ある有益な特性は、制御信号が装置の各スイッ チに対して５０％のデユーティサイクルの簡単な矩形波形状に従い、矩形制御波 形の周波数は段毎に半分になることである。

Ｎが奇数であれば、フレームシフト数はＮであり、必要なスイッチの数は［ｌ　 ｏ　ｇ　２Ｎ］であり、スイッチ・トラパーサル数及びスイッチ・クロッンング 数は同じである。例えば、Ｎ＝９のときスイッチの数４であり、スイッチ・トラ パーサルの数も４である。しかしながら、理論的な最小遅延・１に対してフレー ムディレィは７である。

入力端子と出力端子の間でスイッチの両端間に接続されたファイバディレィは基 本ブロックを形成する。このようなブロックがカスケード接続されると、結果と してのアレイは、図９に示すようなフィードバックループ・ディレィを有するシ リアルスイソチアレイ・アーキテクチャとよばれる装置を構成する。基本ブロッ クは、１つのストリーム入力と１つのストリーム出力を有し、全体のアレイも、 １つの入力ストリームと１つのシャフルされた出力ストリームを有するものとみ なすことができる。スプリッタはなく、したがって装置にタイムスロットの複数 のコピーはない。フィードハックの故に基本ブロックは、ループ内で複数回の再 循環を可能とすることにより、基本ブロックに入る隔離されたタイムスロツトに 無限のシフト値を付与する。たとえば、ブロックＫ　（ｇ）は、ンフトセノト（ ０゜０、　２Ｇ、３Ｇ、　、、、２Ｇ、３Ｇ、　、　、　ｌを発生し得る。した がってブロック及び装置に対するシフト数は共に無限である。それゆえ、シフト 数に関して装置を解析することは有益ではない。一連のタイムスロットが装置を 通って流れるときに生じる相対的なタイミングの問題は、このクラスのアーキテ クチャの解析には重要な考察事項である。

各段に関連するループディレィの値が整数２Ｋ（ｋ＝０．　１．　２．　、　、 　、　）ならば、このアレイのシフトベースは２である。アレイ内のブロックの 配列順序は相対的なタイミングによって決定される。前の場合のように、２つの タイムスロットが同時にループディレィに入ろうとするときに、または、それら の双方が同時にその段から出る必要があるときに、１つの段で衝突が生じる。任 意の切り換え瞬時において、衝突に関連する２つのタイムスロットは、ループか らスイッチに再び入るものと、初めて段に入るものとである。ループサイズがＧ であるときに、ループは、同時にＧ個のタイムスロットを運び、衝突はスイッチ の入力端子に入るものの間で生じるだけである。

Ｎ＝８に対するアーキテクチャは、図１０のタイムスロットループ割当て表とと もに図９に示される。２つのスイッチ５８　［Ｋ　（２）　コ及び６０　［Ｋ　 （１）］がサイズ８のフレームの完全なシャツフルのために必要である。ループ ５７は２のディレィ長さを有し、ループ６１は１のディレィ長さを有する。タイ ムスロット３に対する絶対的なシフトは最大であり、各段において２度循環する ことが分かる。Ｎ＝８．１６または６４のような全ての場合において、装置は理 論的に最小のフレームディレィを生じる。Ｎ＝９に必要なスイッチの数は３であ るが、フレームディレィは理論的な最小ディレィよりも長い。

サイズＮのフレームの完全なシャツフルに必要なスイッチの数は［ＩｏｇｚＮ″ Ｊ−１である。これは、同じサイズのフレームの完全なシャツフルのための前の アーキテクチャにおける１つのスイッチの節約を意味する。最悪の場合のスイッ チ・トラパーサルの数及びスイッチ・クロッシンクの数は、各々３　（［ｌ　ｏ ｇ２Ｎ］−１）であり、タイムスロットが装置内のすべてのループを２度循環し 、それによってスイッチを３回通ることを意味する。この装置は、相対的なタイ ミングの考慮によって一回より多（の循環を許容せず、これは信号の劣化の観点 からは好ましい別の特徴である。

流れ表は、到来するタイムスロットごとに各ループを通る循環の数を与える。

また表は、各スロット期間でのスイッチの制御を示す。

３のシフトベースを使用したフィードバック・ループ遅延を有するシリアルアレ イは、理論的に最小の可能な数までスイッチの数を減らすことができる。前に述 べたフィードフォワードディレィ・アーキテクチャのシフト数が与えられると、 これらのアーキテクチャは、種々のサイズのフレームの完全なシャツフルのため に最小の可能なスイッチを有する。フィードバックディレィ・アーキテクチャで の基本ブロックは無限のシフトを有し、この事実は、スイッチの数を更に減らす 際に最大の利益をもたらす。スイッチ最小化の観点からの可変ファクタは、（１ ）　アレイに対するシフトベース （云）スイッチに対する制御シーケンス（ｉ）　アレイ内の基本ブロックの順序 である。もちろんスイッチに対する制御は選択されたノットベースに依存し、完 全なシャツフル交換を達成するためにタイムスロット・ループ割当てに従わなけ ればならない。アレイ内の基本ブロックの順序は、適切な相対スロットタイミン グを達成するために選択される。シフトベースは、スイッチの最小化を達成する ために調整を必要とする唯一の独立変数である。

理想的な場合において、他のタイムスロットによる衝突がないから、単位フィー ドバック・ループ・ディレィを有する単一の基本ブロックは、再循環を介して各 タイムスロットに対する所望のシフトを達成するのに十分である。しかしながら 、単位ディレィ（例えばＫ　（１））を有するスイッチは、図１１に示すように 、それを通って流れるすべての連続したタイムスロットのシフト要件に適合する ことができない。完全なシャツフル操作は、シフトサイクルの境界内で、連続す るタイムスロットが、１のステップで順に大きくなる順序で遅延されることを要 求する。この要求は基本ブロックに問題を課する。その入力に到達する一連のタ イムスロットの存在下におけるＫ（１）の行動は、前に説明したシフト要件とと もに図１１Ｂ乃至図ＬＩＨに示され、図１１Ｆに含まれる情報とスイッチの作用 を要約した表１１Ｇとによって補充される。基本ブロックＫ（１）は連続するス ロットを０．１及び２だけシフトする。次のスロットを３だけシフトすることは 不可能であり、その代わりにディレィを迂回させる。しかしながらＫ（１）は値 の列０、　１．　２．　０．　１．　２．　０．　１．　２．　、　、　、たけ 連続するタイムスロットをシフトすることができる。さらにタイムスロットが３ 回またはそれ以上循環することができるならば、次の２個またはそれ以上のタイ ムスロットがシフトなしに段をスキップしなければならず、基本ブロックの効率 が低下する。

同様に、Ｋ　（ｇ）は、一連の到来タイムスロットに対してＯ，、、、Ｏ，Ｇ。

、、０．　２Ｇ、、、、２Ｇ、Ｏ，、、、０，Ｇ１５．Ｇ、のソフトサイクルを 実行することをπ２され、Ｇ個のタイムスロットの各サブグループは同じ値だけ 遅延される。基本ブロックのソフト・ラディックスは３である。基本ブロックの シフト・ラディックスはブロックのループディレィが１として選択されるときに 、１のステップで増加するディレィだけソフトする連続するタイムスロットの最 大数として定義される。例えば、フィードフォワードディレィを有するシリアル アレイ・アーキテクチャの基本ブロックのシフト・ラディックスは２である。

シリアル・フィードバックディレィ・アーキテクチャにおいて、各段はディジッ トに対応し、ソフト・ラディノクスは装置数のラディックスに対応する。連続し て増加する整数値だけタイムスロットをシフトするために、装置は、段数を最小 化するために、可能な限り高いソフト・ラディックスを有しなければならない。

ディジット位置がラディックスの整数の累乗によって重みづけされるように、ア レイの基本ブロックは、ソフト・ラディックスの整数値の累乗に遅延を有しなけ ればならない。

シフト・ラディックスの最大値は３に制限されるから、最小数のスイッチを有す るシリアル・アレイ・アーキテクチャによって完全なシャツフルを実行するため には、３進のシフトベースが好ましいということになる。

フィードバックディレィを有するシリアルアレイ・アーキテクチャに対して３の シフトベースを使うと、サイズＮのフレームに必要なスイッチの数は［ｌｏｇ３ Ｎ）である。最大２回の循環が各ループで可能であるから、最悪の場合のスイッ チ・トラパーサルの数及びスイッチ・クロッシングの数は、共に３（［］、ｏｇ ３Ｎｉ＋である。それは、２のシフトベースを使用する同様のアーキテクチャに おいて１つのスイッチの節減を生み出す。３進の装置は、３の累乗であるフレー ムサイズに理想的には調整されるから、この設計は、最少のスイッチを有する最 多のタイムスロットを取り扱うことができ、Ｎ＝３にのときに理論的な出力フレ ーム遅延を生成する。例えば、Ｎ＝９のとき図９に示すように２つの段だけが必 要であり、図９は、ループ５７に対するディレィが２から３に変わるならば、３ のシフトベースを使用してフィードバックループ・ディレィを有するシリアル・ スイッチアレイ・アーキテクチャを示す。３のシフトベースは、Ｎが６４を越え るとき、他のシリアルアレイ・アーキテクチャよりもさらに良好に節約すること ができる。

特定の、制限された、または一般的な変換の実行のためにタイムスロット・イン ターチェンンヤ装置でシフトベース３を使用することは、本発明の他の重要な特 徴である。

本発明によるシリアルアレイ・タイムスロット・インターチェンジャは、特定の 、制限された、または一般的な変更を行うことができ、多数の２×２スイツチを 使用して一般的な変換を実行することができる。どのタイムスロットも同じスイ ッチを３回より多く流れない。本発明を電子的、電子光学的に、または光学的に 実施することができる。

本発明による一般的な変換のための７リアルアレイ・タイムスロット・インター チェンジャは、図１２のブロックダイヤグラムに示すようなフィートノ１ツクル ループ・ディレィを有する（２１０ｇ２Ｎ−１）個の基本ブロックを使用し、サ イズＮのフレーム内のタイムスロットを一般的に変換することができる。図１３ は、小さなアレイから再帰的構造として見えるサイズＮのフレームに対するシリ アル・タイムスロット・インターチェンジャである。

図１２は、ユニバーサル・タイムスロット・インターチェンジャとして適合され る本発明の好ましい実施例の幾分−膜化した回路ダイヤプラムである。Ｎ個のタ イムスロットのフレームは入カフ０に導入され、スイッチ要素７１−７７を連続 的に通過する。出カフ８は入カフ０と同じ時間長さのフレームであるが、実時間 で遅延される。さらに、出カフ８のタイムスロット・セグメント７８は、コンピ ュータまたはコントローラ８０によって生成される制御信号によって指示される ように再配列される。スイッチ要素７１−７７のいくつかは、フレームサイズ交 換に対して、その入力を直接に出力に通過させるだけである。

スイッチの入力に対する所定のタイムスロットはそのフィードバック・ループに 入り、その次のタイムスロットはスイッチを通過して直接に出力に至る。例えば 、Ｎ＝８と仮定する。コンピュータ８０からの一連の制御信号命令に応じて第１ のタイムスロットはスイッチ７１のフィードバックループに入り、それに続いて 第２のタイムスロットが要素７１を介してスイッチ７２の入力に直接切り換えら れる。ループ内での第１のタイムスロットの単位循環の結果、スイッチ７２はデ ータ・タイムスロット・シーケンスを見るが、その場合に第１のタイムスロット のデータは、スイッチ７２に対する入力における第２のタイムスロットの出現が 後続するＮ／２−１のタイムスロットに現れる。図１２の構造におけるよりも少 ない数のスイッチが、タイムスロットの再配列の大きな変動に適応することに留 意すべきである。

図１−３に示すシリアルアレイ構造において、ディレィＮ／２のフィードバック ループを有する第１の基本ブロックＡの後に、元のフレームサイズの半分である サイズＮ／２のフレームに対するシリアル・ユニバーサル・タイムスロット・イ ンターチェンジャＴが続くものと仮定する。Ｔは、一般的にまず前半のシーケン スのＮ／２個のタイムスロットを交換することができ、次に、後半のシーケンス のＮ／２個のタイムスロットを交換することができるっサイズＮ／２に対する単 一のアレイは、順に到来する双方の半フレームの一般的な交換には十分であるが 、以下の説明の便宜上、Ｔが前半のフレームを交換しているときにＴをＴ１と表 わし、Ｔが後半のフレームを変換しているときにＴｔと表わすものとする。全体 のアレイの最終段は、遅延Ｎ／２のフィードバンクループを有するブロックＢで ある。

図１４において、遅延Ｎ／２のフィードバックループを有する基本ブロックは、 ブロック内のスイッチに印加される制御シーケンスＣに依存して、Ｎ／２離れた タイムスロットのすべての対を交換しまたは交換しないことができる。要するに 、図１４Ａの回路は、前半分のフレームのタイムスロットをＮ／２離れた後半分 のフレーム内の相手と交換することができる（図１４Ｂ参照）。図４４において 、タイムスロットの対ｆｌ　：Ｎ／２＋１１　、ｆ２　；Ｎ／２＋２！　、、、 、は交換され、他の対はそのまま残る。図１４Ｃに示す制御シーケンスはフレー ム毎に繰り返される。　＋Ｓｋ、Ｓｋｌ　はＮ／２離れたスロットの対を表すも のとする。

Ｓｏを第１の入力タイムスロットとし、任意の交換後、Ｓ′。をその対応の出力 タイムスロットとする。ＳｏがＴ１にはいる時にＳｏが前半分のフレームにとど まるように交換なしでＡによってＳ。を通過させるものとする。Ｔ１は、前半の フレーム内で一般的な変換ができるからＳ′ｏが出力フレームの前半分に属すべ きであるならば、Ｔ１にＳ。をＳ′。へ変換させ、または、出力フレームの前半 分に属と交換される。これは入力タイムスロットＳ０の変換を完成させる。

入力スロットならば、Ｔｔは、どちらが入力フレームの後半分に属していても、 −ティングも確立される。入力スロットＳｏｉに続き、Ｔ１を介して進めること によって、対応する出力スロットへの時間領域ルーティングが確立される。ルー ティングを確立するこの処理は、全ての入力／出力タイムロット・ルーティング が確立されるまで、Ｔ１とＴｔを交互に使用して続けられる。すべての入力／出 力ルーティングが完了してはいないならば、ユーザは、新しい入力スロットとＴ １の通過で始まり、処理を続けて、すべての入力／出力スロット・ルーティング が確立され、基本ブロックＡ及びＢが、入力及び出力フレームのすべての可能な タイムスロット対に対して設定されるまで、必要なだけ多くの時間だけサイクル を経験する。

全体の手順は、半フレーム・タイムスロット・インターチェンジャ、Ｔ等に対し て再帰的な方法で、全体のシリアルアレイが設定されるまで繰り返される。この 手順はルーティング能力の欠除によって中断されることはない。これは、基本ブ ロックＡ及びＢがＴ１及びＴｔを通る入力及び出力タイムスロット毎に２つの通 路の選択を提供するからである。

アレイがフィードバックディレィを有する下記の基本ブロックから最終的に構成 されることは容易に立証することがてきる。

Ｋ（Ｎ／２）、Ｋ（Ｎ／４）、Ｋ（Ｎ／８）、、、、、Ｋ（２）、Ｋ（１）。

Ｋ（２）、、、、、Ｋ（Ｎ／８）、Ｋ（Ｎ／４）、Ｋ（Ｎ／２）。

要するに、シリアルアレイ・タイムスロット・インターチェンジャに対する装置 のスイッチの全体の数は（２１ｏｇ２Ｎ−１）である。

本発明は、遠隔通信産業に大きなインパクトを容易に与える。分散型並列タイム スロット・インターチェンジャに必要とされる２０００個またはそれ以上のスイ ッチの代わりに約２０個の高価なスイッチを使用するだけの１０００個の伝送上 にタイムスロット交換を行う能力は、このような装置の製造上のかなりの節約を 約束する。本発明は、新しいインフラストラフチャを必要とせず、現存する装置 において比較的直接的な方法で適用し得る。

本発明の例示としての好ましい実施例を二こで特別に述べたが、当業者は、本発 明の精神を逸脱することなく、ここに特定して述べたちの以外に種々の変更、改 造、追加及び応用を認識することができる。

Ｆ！Ｇ、ＩＡ 交差」欠態 バー４大服 ＦＩＧ４．／ ＦＩＧ、５ ＦＩＧ、　７ ＦＩＧ、８Ａ　ＦＩＧ　１０ ＦＩＧ　８８　ＦＩＧ　８Ｃ。

ＦＩＧ、　８Ｄ。

ＦＩＧ　９゜ ＦＩＧＩＩＡ ＦＩＧ、　Ｉ　ＩＧ スイッ千の、（・ろよ【）の＠釣 ＦＩＧ、＋２ ＦＩＧ、　１４８ □フレームの進みカゴ町 国際調査報告

Claims (19)

【特許請求の範囲】
1. １．各々が入力手段及び出力手段を有する複数の切り換え要素であって、前記入 力手段を前記出力手段に直結するために前記入力手段に導入された第１の制御信 号に応答し、且つ、所定の時間後に前記出力手段に前記入力手段からの信号を生 成するために導入された少なくとも１つの第２の制御信号に応答する複数の切り 換え要素と、 前記切り換え要素の入力及び出力手段をシリアルアレイに結合する手段であって 、該シリアルアレイの第１の前記切り換え要素がＮ個のタイムスロットを含む前 記フレームをその入力と結合させる手段と、前記アレイの最後の前記切り換え要 素の出力にＮ個のタイムスロットのフレームを前記シリアルアレイが作るように 一連の前記制御信号を生成する手段であって、前記タイムスロットが、前記第１ の切り換え要素の前記入力手段に導入された時間シーケンスとは異なる時間シー ケンス関係を占める手段と、を具備し、所定の時間フレーム中にＮ個のタイムス ロットが起こるようなタイムスロットを含むデータを交換するための装置。
2. ２．前記各切り換え要素は、前記所定の時間遅延後にその出力信号を前記入力手 段へフィードバックするための手段を有する請求項１に記載の装置。
3. ３．前記フィードバック手段は、タイムスロットの期間の倍数である時間遅延後 に前記フィードバック信号を生成するようになっている請求項２に記載の装置。
4. ４．前記各切り換え要素はフォトニックスイッチであり、前記フィードバック手 段は、１つのタイムスロットの期間の倍数だけフィードバック信号を遅延させる ために配列され前記出力手段から前記入力手段に結合された光学的なディレイラ インである請求項３に記載の装置。
5. ５．前記各切り換え要素は２×２フォトニックスイッチである請求項１に記載の 装置。
6. ６．前記遅延手段は、前記所定の時間遅延出力を確立するために前記スイッチの 前記出力手段に結合された光学的なディレイラインを含む請求項５に記載の装置 。
7. ７．Ｎ個のタイムスロットが所定の時間フレームに含まれ、複数のシリアルに生 じるタイムスロットに含まれるデータを交換する装置であって、スイッチ要素と 時間遅延手段とを含み、該スイッチ要素が第１と第２の入力端子及び第１と第２ の出力端子を有して通常は前記入力端子を各前記出力端子に結合し、前記スイッ チ要素は前記入力端子を前記出力端子接続に反転させるように導入された制御信 号に応答する手段を更らに有し、前記時間遅延手段は、所定の時間遅延後に前記 第２の入力端子に前記第２の出力端子からの信号を再生するために前記第２の出 力端子と前記第２の入力端子との間に結合されている切り換え段と、 少なくとも最初の前記段及び端子の前記段を有するシリアルアレイにおける複数 の前記切り換え段を、Ｎ個のデータタイムスロットの最初のフレームを受けるた めにアレイ入力として結合された前記最初の段の第１の入力端子と接続する手段 であって、前記アレイ端子段の前記第１の出力端子が前記アレイに対する出力を 提供し、前記アレイ端子段が前の切り換え段の前記第１の出力端子に結合された 前記第１の入力端子を有する手段と、少なくとも１つのタイムスロットを遅延さ せるために各前記スイッチ要素に制御信号を選択的に提供するように接続された 制御信号発生手段と、を具備し、該少なくとも１つのタイムスロットが、前記端 子シリアルアレイスイッチ要素の第１の出力端子に生成されるＮ個のタイムスロ ットのフレームでの異なる連続的な位置に生じるようになされた装置。
8. ８．前記時間遅延手段はディレイラインであり、前記シリアルアレイは、少なく とも１つの中間切り換え段を有し、該切り換え段は、前記最初の切り換え段の第 １の出力端子に結合された前記第１の入力端子と、前記シリアルアレイ端子段の 前記第１の入力端子に結合された前記第１の出力端子を有する請求項７に記載の 装置。
9. ９．各前記スイッチ要素は、フォトニック方向性力プラであり、各前記ディレイ ラインはフォトニックディレイループである請求項８に記載の装置。
10. １０．前記シリアルアレイは、順に結合された第１の入力及び出力端子を有する 複数の中間の前記切り換え段を有し、第１の前記中間の切り換え段は、前記最初 の段の第１の出力端子に結合された入力端子を持ち、最後の中間の切り換え段の 出力端子は前記シリアルアレイ端子段の前記第１の入力端子に接続される請求項 ７に記載の装置。
11. １１．前記ディレイラインは、その入力に応答して、１つのタイムスロットの時 間巾の整数倍である時間遅延の後に出力を生成するようになつている請求項１０ に記載の装置。
12. １２．各前記スイッチ要素はフォトニック方向性力プラである請求項１１に記載 の装置。
13. １３．Ｎ個のタイムスロットが所定の時間フレームに含まれ、連続的に生じる複 数のタイムスロットに含まれるデータを交換する装置であって、第１と第２の入 力端子及び第１と第２の出力端子を有し、前記入力端子を各前記出力端子に通常 は結合するスイッチ要素であって、前記スイッチに前記入力端子を出力端子接続 に反転させるように導入された制御信号に応答する手段を更らに有するスイッチ 要素と、 時間遅延後に出力に前記信号を再生するために入力での信号に応答する手段と、 シリアルアレイの複数のスイッチ要素をＮ個のデータスロットの原フレームを受 けるためにアレイ入力として結合された最初の前記スイッチ要素の前記入力端子 の１つと相互接続する手段であって、前記シリアルアレイは、アレイ出力段とし て接続され、かつ遅延されていない信号を受けるために前の前記アレイスイッチ 要素の前記第１の出力端子に結合された前記第１の入力端子を有する少なくとも １つの他の前記スイッチ要素を含み、時間遅延手段が前記アレイ出力段スイッチ 要素の第２の入力端子を前の前記シリアルアレイスイッチ要素の前記第２の出力 端子に結合する相互接続手段と、 少なくとも１つのタイムスロットを遅延させるために各前記スイッチ要素に制御 信号を選択的に提供するように接続された制御信号発生手段と、を具備し、タイ ムスロットが、前記シリアルアレイの最後の前記スイッチ要素の前記出力端子の １つに発生するＮ個のタイムスロットのフレームでの異なる連続的な位置に生じ るようになつているデータ交換装置。
14. １４．シリアルアレイは、前記最初のスイッチ要素と前記アレイ出力段スイッチ 要素との間に結合された少なくとも１つの中間の前記スイッチ要素を有し、各前 記中間のスイッチ要素の前記第１の入力端子とアレイ出力スイッチは、前記の前 記スイッチ要素の前記第１の出力端子に接続され、別の前記時間遅延手段は、前 記中間のスイッチ要素の第２の入力端子を前記初めのスイッチ要素の第２の出力 端子に結合するようになつている請求項１３に記載の装置。
15. １５．各前記スイッチ要素はフォトニック方向性力プラであり、前記時間遅延手 段は、１タイムスロットの時間巾の整数倍である時間遅延後に出力を生成するた めに入力に応答する光学的なディレイループである請求項１４に記載の装置。
16. １６．シリアルアレイは、複数の中間の切り換え段を有し、その各々は、前の前 記スイッチ要素の前記第２の入力端子と前記第２の出力端子との間に結合された 前記遅延手段と共に前記スイッチ要素を有し、全ての前記スイッチ要素の第１の 入力端子及び出力端子は、前記最初のスイッチ要素の第１の出力端子から前記ア レイ出力段の第１の出力端子に順に接続されている請求項１３に記載の装置。
17. １７．各前記スイッチ要素はフォトニック方向性力プラであり、前記時間遅延手 段は、入力に応じて、１つのタイムスロットの時間巾の整数倍である時間遅延の 後に出力を生成する光学的なディレイループである請求項１６記載の装置。
18. １８．Ｎ個のタイムスロットが所定の時間フレーム中に第１のシーケンスで生じ 、該タイムスロットを含む複数のデータを交換するための方法であって、連続的 に配置された複数のスイッチ要素を使用し、各スイッチ要素が制御信号の状態に 応じて所定の遅延後または直接に入力での信号を出力へ信号を転送するように前 記制御信号に応答する方法において、Ｎ個のタイムスロットの第１のシーケンス を受け取り、前記Ｎ個のタイムスロット信号を前記複数のスイッチ要素を介して 順に送り、制御信号を前記スイッチ要素に導入し、前記タイムスロットの選択さ れた１つを遅延させ、前記タイムスロットが前記第１のシーケンスと異なるあら かじめ選択された第２のシーケンスで最後の前記スイッチ要素の出力に現れるよ うにするステップを有する方法。
19. １９．各スイッチ要素は、制御信号に応答し、前に受けた信号を同時に遅延させ 、続いて受ける時間信号をその出力に直接に送ることができ、前記の制御信号を 導入するステップは、少なくとも一連の前記制御信号を発生し、前記スイッチ要 素が、前記連続して配置されたスイッチ要素からＮ個のタイムスロットのフレー ムでの後に生じる位置にタイムスロットを生成するステップを含み、 それによって、シリアルアレイ出力でのＮ個のＮタイムスロットのフレームの実 時間での発生が、スイッチ要素のシリアルアレイヘの入力でのＮ個のタイムスロ ットのフレームの実時間での発生に関して少なくとも１タイムスロット期間だけ 遅延される請求項１８に記載の方法。