JPH05500742A - ２↑（↑ｎ↑−↑１↑）個の比較器を用いた並列アナログデジタル変換器換器 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるため要約のデータは記録されません。

Description

【発明の詳細な説明】 ２　Ｌ″−１１個の比較器を用いた並列アナログデジタル変換器発盟Ω光野 本発明は、フラッシュ変換器（ｆｌａｓｈ　ｃｏｎｖｅｒｔｅｒ）としてより一 般的に知られている並列アナログデジタル変換器に関する。より詳細には、本発 明はｎが変換器の分解能の桁数である所の２°／２個の比較器のみを存する高分 解能フラッシュ変換器に関する。

発皿虫背景 フラッシュ変換器は極めて高い速度で作動することのできる特定の型式のアナロ グデジタル変換器である。

１つの優れた型式のアナログデジタル変換器は、（１つの最小桁のビット内の） アナログ入力電圧に最も近い基準電圧が見い出されるまでアナログ入力を一連の 基１！電圧に順次に比較する。例えば、典型的な逐次近似アナログデジタル変換 器において、アナログ入力端子は変換器の全目盛範囲の半分である第１基準電圧 と比較される。アナログ入力電圧が第１基準電圧より大きい場合、第１基準電圧 の半分が第１基準電圧に加算されて第２基準電圧を生成する。アナログ入力が第 １基準電圧よりも小さい場合、第１基準電圧の半分が第１基１！電圧から減算さ れて第２基！１！電圧を生成する。変換器は、基！１！電圧がアナログ入力電圧 を１つのＬＳＢ以内に整合せしめるまで、場合次第で、基準電圧に更にまた小さ な電位を加算又は減算し続ける。

フラッシュ変換器は、アナログ入力電圧を全ての可能な基準電圧と同時に、しか も全て並列に比較するため、逐次近似又は同様の変換器よりも実質的に高い速度 で作動することができる。斯くして、アナログ入力端子に最も近い基準電圧が第 １の比較のみの期間において決定される。

第１図は、典型的な並列、即ちフラッシュ変換器の回路を示している。典型的な ｎビノトフラッソユ変換器は、２　ｓ−１個の入力比較器、１４−１乃至１４− ｍを含んでおり、ここでｍ＝２″−１である。各比較器の一方の入力はアナログ 入力信号１２に結合されている。各比較器の他方の入力は異なった基準電圧に結 合されている。各比較器の他方の入力は異なった基準電圧に結合されている。こ れらの基１！電圧は比較器の全目盛範囲の１つのＬ　Ｓ　Ｂだけ離間されている 。アナログ人力信号１２はこれらの２’　１個の比較器によっでｎビット比較器 の全目盛範囲の全ての可能なデジタル化された値と同時に比較される。通常は、 これらの２’−１個の基準電圧は、１８に全体的に示されている基準抵抗はしご を通して比較器１４−１乃至１４−ｍの入力に与えられる比較器の全目盛範囲に 等しい固定された基準電圧１６によって供給される。基準抵抗はしごの抵抗値は 、各抵抗の両端の降下が変換器の全目盛範囲のＩＬｓＢとなるように選択されて いる。斯くして、各比較器は変換器の全目盛範囲における全ての可能なデジタル 値に対してアナログ入力電圧を１つの基準値と比較する。典型的な比較器のオペ レーノゴンによると、比較器は基準入力がアナログ入力よりも大きい場合に第１ 論理レヘルを出力し、基準入力がアナログ入力よりも小さい場合に第２論理値を 出力する。

例えば、１０２３個の比較器を有する１０ビツトフラツシユ変換器において、ア ナログ入力電圧が５ボルトであり且つ変換器の全目盛範囲が１０ボルトである場 合、比較器１４−１乃至１．１−５１２の出力は第１論理値となり且つ比較器１ ４−５１３乃至１４−１０２３の出力は第２論理値となる。アナログ人力１２の 値は第１論理値を出力する最高の番号を付けられた比較器によって与えられるか あるいは、第１論理値を出力するその数の比較器によって与えられる。フラッシ ュ変換器は、比較器１４の出力をその入力として受け且つそこから受けたデータ をアナログ入力の値をデジタル的に表わしている１０ビツトコードにコード化す るコード化論理２０を含んでいる。ダレイコードが一般的に用いられているが、 任意のデジタルコードが許容される。

本発明と同一の譲受人に培り受けられた並列アナログデジタル変換器に対する米 国特許出願第０７／２８３，７９１号は大幅に減じられた数の入力比較器を必要 とするフラッシュ変換器アーキテクチュアを開示している。この出願の開示は本 明細書に参照として引用されている。この出願は入力比較器（これらの入力比較 器は異なった対を含んでいる）の出力の間に基準電圧を補間することにより標準 的なフラッシュ変換器アーキテクチュアに対して２倍の分解能を提供するフラッ シュ変換器アーキテクチュアを開示している。本明細書に開示されているアーキ テクチュアは、各対の隣接するランチの間に付加的なラッチが配設されていると いう以外出願第０７／２８３．７９１号に論しられている先行技術の並列フラッ シュ変換器に類似している。これらの付加的なラッチは、各人力比較器（又は差 動対）の出力を隣接する入力比較器の反転出力と比較する。出願第０７／２８３ ．７９１号に説明されているように、入力比較器の出力と隣接する入力比較器の 反転出力が交差するアナログ入力電圧は、これら２つの信号が供給されるランチ における状態の変化をおこすべく、これら２つの隣接する入力比較器に供給され る抵抗はしご基準電圧の間のちょうど中間に生じる。このようにして、基準抵抗 はしごにおける全ての対の隣接する基準電圧の間の正確に中間におけるボーナス スレッシュホールド（ｂｏｎｕｓ　ｔｈｒｅｓｈｏｌｄ）が、基準抵抗はしごへ の付加的な入力比較器又はタップの必要なくして得られる。

高分解能フランシュ変換器は、出願第２８３，７９１号に開示されているアーキ テクチュアを採用しているものでも、他の型式のアナログデジタル変換器と比較 してきわめて大きな数の比較器及び関連の論理を必要としている。更に、高分解 能フラッシュ変換器はそれらの特殊なアーキテクチュアの故に、特定の性能特性 の低下をこうむる。例えば、アナログ入力及び基準はしごの各々からの１０２３ 個の比較器入力を必要とする１０ビツト変換器等の高分解能フラッシュ変換器ア ーキテクチュアにおいて、入カキャバシタンスは非常に高く、しばしば１００ｐ Ｆを越える。この大きな入カキ中パシタンスの故に、アナログ人力ノード信号は 既存のバッファで高周波数において駆動するのは非常に困難である。アナログ入 力とバッファとの間に基準抵抗はしごの直列抵抗を付加することによりバッファ は高容量の負荷を駆動することができるが、この抵抗によって、アナログ入力の 電圧依存キャパシタンスに因って直列抵抗の両端に生じる高調波ひずみ等の他の 問題が引き続き起こされる。

また、１０２３個の比較器の静的及び動的ベース電流エラーは、基準抵抗はしご の「弓状部」によって生しる高調波ひずみが引き起こされる。

フラッシュ変換器において、差動非直線性も頻繁に起る問題である。高分解能フ ランシュ変換器チップは高デバイス計数の故に非常に密度が濃い。しばしば、こ のチップは、不良の作動直線性をもたらす不良デバイス整合によって処理される 。

従って、本発明の目的は、低いアナログ入カキャバシタンスを有するフラッシュ 変換器アーキテクチュアを提供することにある。

本発明の更なる目的は、アナログ入力における電圧依存キャパシタンスが低いフ ラッシュ変換器アーキテクチュアを提供することにある。

本発明の別の目的は、高速度で且つ低ひずみで作動することのできるフラッシュ 変換器アーキテクチュアを提供することにある。

本発明の更に別の目的は、Ｓ！１！抵抗はしごにおけるベース電流エラーの低い フラッシュ変換器アーキテクチュアを提供することにある。

本発明の更なる目的は、差動直線性の改善されたフラッシュ変換器アーキテクチ ュアを提供することにある。

一般的に、本発明の目的は斯くして改善されたフラッシュ変換器を提供すること にある。

見所Ω要約 前記の諸口的は、２″／２個の入力比較器のみを用いるｎビットアナログデジタ ルフラッシュ変換器において達成される。この変換器は、２’／２個の連続入力 比較器を含んでおり、これら各々デジタル型に変換されるアナログ入力信号に結 合されている第１人力及び基１！電圧をけるように結合されている第２人力を有 している。各比較器に供給される基準電圧は変換器の全目盛範囲の２つの最小桁 ビット（ＬＳＢ）だけ離間されている。これらの基準電圧は基準抵抗はしご（ｒ ｅ−ｆｅｒｅｎｃｅ　ｒｅｓｉｓｔａｎｃｅ　１ａｄｄｅｒ）を通して各比較器 の第２人力に供給される固定された電圧によって与えられ得る。各比較器は２つ の出力、即ちＯＵＴ及びσｆｌ’を有している。σ■ＴはＯＵＴの逆である。

各比較器は、ＯＵＴ端子を通して、その第１人力（アナログ入力信号）がその第 ２人力（関連の基１！電圧）よりも大きい時に第１電圧レベルを供給し且つその 第１人力がその第２人力よりも小さい時に第２電圧レベルを供給し、第１出力は ２つの入力が近似的に等しい時に第１電圧レベルから第２１を圧レベルに序々に 変化する。このＣＵＴ信号はＯＵＴ信号と同様に挙動するが、電圧レベルが逆で ある。

これらの比較器のＯＵＴ及び〕πτ信号はすぐ下に述べられている方法で２゜− １個のランチに供給される。これらのラッチの２″／２はそれらの入力に１つの 関連の入力比較器のＯＵＴ及びσＵＴ信号を受ける。残りの（２’／２）−１個 の比較器は１つの比較器のＯＵＴ信号及びそのすく隣りの比較器のσ■Ｔ信号を 受ける。このアーキテクチュアにおいて、２″−１個のラッチは２”／２個の入 力比較器のみを用いて２’−１個の並列比較出力信号を発生する。各々のラッチ された比較器の出力はその２つの入力がそれらが等しくなる点で交差する時に第 １状態から第２状態に変化する。斯くして、入力を１つの入力比較器のＯＵＴ及 びσＵＹ信号に結合せしめているランチは、アナログ入力が関連の比較器への基 準電圧入力と交差する時に出力状態を変化せしめる。残りのラッチ即ち１つの比 較器からＯＵＴ信号を受け且つ隣接の比較器からσＵτ信号を受けるラッチは、 アナログ電圧がこれら２つの隣接の比較器の基準電圧の間の中間点を交差する時 に出力状態を変化する。斯くして、本発明に従って構成されたｎビットフランシ ュ変換器には２ｎ／２個の入力比較器、抵抗はしご上の２１／２個の電圧タップ 、アナログ入力からの２７／２個のタップ及び２’−１個のランチしか必要ない 。

本発明は、以下の詳細な説明から更に完全に了解され、詳細な説明は例をとって 与えられ且つ添付図面に関連して読まれるべきである。

ｚ厘９間単逆説朋 第１図は、先行技術の並列アナログデジタルフランシュ変換器の部分ブロック部 分略図であり、 第２図は、本発明のフラッシュ変換器アーキテクチュアのブロック図であり、第 ３図は、本発明の入力比較器の０ＬＩＴ及びσππ倍信号相関関係を示すプロッ ト図であり、 第４図は、本発明の２つの隣接の入力比較器のＱＵＴ及びσπＴ出力の相関関係 を示すプロント図であり、 第５Ａ図、５Ｂ図、５Ｃ図及び５Ｄ図は、先行技術に対する本発明の差動直線性 エラーの改善を示すプロット図であり、そして第６図は、本発明の人力比較器の 前置増幅器セルの１つの好ましい実施例の略図である。

発皿Ω註組ム説朋 第２図は、本発明のフラッシュ変換器のアーキテクチュアを示している。ｎビッ トフランシュ変換器では、２”／２個の入力比較器３０−１乃至３０−２”／２ が配設されており、この内３０−１乃至３０−５及び３０−２’　／２が第２図 に示されている。上記の２″／２個の入力比較器の各々はその第１人力に、デジ タル型に変換されるアナログ入力信号Ｖｉｎ３２を受ける。各入力比較器３０の 他方の入力は異なった基準電圧３４−１乃至３４−２”／２に結合されており、 この内３４−１乃至３４−５及び３．４−２’／２のみが第２図に示されている 。

隣接の入力比較器の基準電圧は変換器の２つのＬＳＢだけ離間されている。これ らの基準電圧は抵抗はしご（図示せず）を通して入力比較器３０の諸入力に供給 される固定された電圧又は電流によって与えられ得る。

各入力比較器は第３図に示されているように挙動する２つの出力、即ちＯＵＴ及 び蔦ＵＴを有している。第３図はＴＴＬにおける比較器の出力を示しており標準 的ではあるが、他のレベルも可能であることを了解すべきである。アナログ入力 が任意の与えられた入力比較器の基準入力よりも小さい時、その比較器のＯＵＴ 信号はＯボルトにあり、その蔦■Ｔ信号は５ボルトにある。アナログ入力信号が 基準入力よりも大きい場合、これらの出力の論理レベルは、ＯＵＴ信号が５ボル トにあり且つσＵＴ信号がＯボルトにあるように反転する。しかしながら、第３ 図に示されているように、各出力信号のＯボルトから５ボルトへのあるいはその 逆の遷移は、瞬時には起こらず、アナログ入力が基準信号のすぐ近辺（即ち、１ 又は２ＬＳＢ）にある時に徐々に起きる。アナログ入力と基準人力が等しい点に おいてＯＵＴ及びＣＵＴ信号が交差することが第３図から判る。第３図はまた、 交差点のどちらかの側へのＩＬＳＢにおいて比較器出力は曲線の遷移部分内にあ ることを示している。

ここでまた第２図について説明すると、本発明のフラッシュ変換器アーキテクチ ュアは更に、２”１個のラッチ３６−１乃至３６−ｍを含んでおり、ここでｍ＝ ２’　−１でありその内３６−１乃至３６−５及び３６−ｍが第２図に示されて いる。各入力比較器３０、例えば３０−１．３０−３及び３０−５に関連したラ ッチ３６と共に各対の隣接入力比較器、例えば３０−２及び３０−４の間のラッ チも存在する。１つの比較器のＯＵＴ及びひ■Ｔ倍信号受けるように結合されて いる各ランチ３６は次のように作動する。関連の入力比較器３０のＯＵＴ及び丁 ＵＴ信号が交差する所で、関連のラッチ３Ｂの出力は状態を変える。関連の入力 比較器のＯＵＴ及びす■Ｔ倍信号、アナログ入力がその入力比較器３０に与えら れる基！１！電圧レヘルに等しい時に交差する。斯くして、各比較器３０の基準 電圧が２つのＬＳＢだけ離間されているため、１つの比較器３０の０ＩＪＴ及び σ■Ｔ信号を受けるこれらのラッチはこの変換器の全ての２つのＬＳＢに対して 比較出力信号を発生する。

残りの変換点、即ち１つおきのＬＳＢは、２つの隣接の人力比較器から入力を受 けるランチの出力によって与えられる。１つの比較器からＯＵＴ信号を受け且− り隣接の比較器（これ以降中間クソナ）からσＯ′丁信号を受けるこれらのラッ チは、上記のラッチと本質的に同じ方法で作動する。しかしながら、１つの人力 比較器のＯＵＴ信号と隣接の入力比較器のＣ℃１′信号が交差する点は隣接の比 較器への基準電圧入力の間にある。第４図に示され且つこの後に説明されるよう に、第１基準入力を有する１つの入力比較器のσＵＴ信号及び第２基準人力を有 する隣接比較器の０ＴＪＴ信号が交差する点は第１及び第２基準入力のちょうど 中間にある。従って、隣接比較器３０の基準入力が２つのＬＳＢだけ離間されて いるため、中間ランチ３０−Ｘは、状態を先行する比較器３６−Ｘ−１の基準入 力のＩＬＳＢ上に変化し且つ後続の比較器３０−Ｘ＋１の基準入力よりＩＬＳＢ 低く変化する比較出力を生成する。

第４図の上部は、２つの隣接する入力比較器３０−１及び３０−２の基準電圧に 対してプロットされたアナログ入力電圧を示している。第４図の下部は２つの隣 接する比較器３０−１及び３０−２のＯＵＴ及びσＵＴ信号のプロントを示して いる。このプロットは、２つの隣接する比較器の出力が唯１つのグラフに示され ているという以外、第３図に示されているプロントと本質的に類似している。

○１ＪＴ３０−１及びσＵＴ３０−１は、関連の比較器３０−１に供給される基 準電圧３４−１と等しい電圧レベルにおいて交差していることが判る。同様にし て、０ＵＴ３０−２及びすＵＴ３０−２は、その比較器３０−２への入力である 基準電圧３４−２に等価である電圧において交差している。第４回は更に、０Ｕ Ｔ３０−１及びσＴｆＴ　３ｏ　−２が基準電圧３４−１と３４−２のちょうど 中間で交差していることを示している。第４図はまた、Ｏ［ＪＴ３０−２が？ｆ ′ｒＪＴ３０〜ｌと比較することができて正確に同し結果を生じることを示して いる。斯くして、１つの人力比較器からのＯＵＴ信号を隣接の入力比較器のび■ Ｔ倍信号比較することにより、ボーナス比較出力が隣接比較器への基準入力のち ょうど中間において発生される。斯くして、本発明のフラッシュ変換器アーキテ クチュアはｎピント変換器の全メモリ範囲における全てのＬＳＢに対して比較出 力を提供するが、２１−１人力比較器及び２”−１ラツチを必要とする先行技術 のアーキテクチュアに対して２″／２個の入力比較器及び２’　−１ｍのランチ しか必要としない。

ここでまた第２図について説明すると、ランチ３８−１乃至３Ｂ−ｎ−１の出力 は、これらのう・ンチの出力３８が先行技術のフラッシュ変換器の比較出力に本 質的に同等である故に、先行技術において用いられている復号化回路に同等であ り得る復号化回路４０に転送される。

部品の数及びフランシュ変換器を製造するコストの節約に関連する明白な利点に 加えて、本発明のフラッシュ変換器アーキテクチュアには多くの利点がある。

本発明のアーキテクチュアの最も有意な利点の１つは、高分解能フラッシュ変換 器における開示されたアーキテクチュアの実施（即ち、約８ビツトを越える）に 関する。本発明のアーキテクチュアは先行技術のフランシュ変換器の半分の入力 比較器を用いているため、アナログ入力信号によって駆動されなければならない 入力キャパシタンスが半分になり、これによりアナログ入力信号ソースに対する 負担が緩和される。また、これらの比較器はアナログ入力において電圧依存キャ パシタンスを発生するため、この容量負荷も半分になる。この電圧依存キャパシ タンスは入力デバイスのベースーコレクタ整合キャパシタンスの結果である。本 発明のアーキテクチュアは先行技術のアーキテクチュアの半分の数の入力比較器 を必要としているため、電圧依存キャパシタンスもこれに従って減少する。その 結果得られる近いアナログ入力及び電圧依存キャパシタンスによって、モノリシ ノクハノファは従来のフラッシュ変換器アーキテクチュアによって前に可能であ ったよりも低いひずみを有するより高い周波数信号を与えることができる。

開示されたアーキテクチュアの別の利点は、基準はしごにおけるベース電流エラ ーに関する。静的及び動的ベース電流エラーも本発明のアーキテクチュアによっ て半分に切られる。前に述べたように、これらの基準電圧は基準抵抗はしごを通 して入力比較器に供給される所定の電圧又は電流によって通常与えられる。基準 抵抗はしごにおける抵抗は全て値が等価であり、斯くして各抵抗にまたがる電圧 陣下は等価であるべきである。（即ち、変換器の２つのＬＳＢに等しい）。しか しながら、各比較器の入力（差動対のトランジスタの１本のトランジスタのベー ス整合）には小さなベース電流が導かれ、これにより基準抵抗はしごにおける各 抵抗を流れる電流は理想的な同等性から異なる。斯くして、ベース電流エラーに 因り、各抵抗を流れる電流は等しくなく、各基準電圧は正確に２ＬＳＢだけ離間 しない。抵抗はしごによって（ベース電流エラーが原因で）生じる基準電圧の非 直線性は、それ自身変換器の出ツノにおける弓状部として表わされる。本発明は 、先行技術の半分の入力比較器が存在するという事実によってベース電流エラー を減少している。斯くして、抵抗はしごにおけるベース電流エラーは実質的に半 分に切られる。

別の利点は、差動直線性性能に関して本発明のアーキテクチュアにより得られる 。フランシュ変換器において、デバイスの不整合はめずらしいことではなく、従 って変換器の出力における差動直線性エラーに至る。部品の不整合を減少するた めの先行技術における公知の１つの方法は比較器入力に大きなデバイスを用いる ことである。しかしながら、この解決方法はアナログ入カキャバシタンスを更に 上昇せしめ、これにより上記のようにシステムの性能を低下せしめる。

第５Ａ図、５Ｂ図、５Ｃ図及び５Ｂ図は、従来のフラッシュ変換器アーキテクチ ュア及び本発明のアーキテクチュアにおける差動直線性エラーの比較を示してお り、本発明の改良を示している。第５Ａ図、５Ｂ図、５０図及び５Ｂ図は各々、 ５個の連続した入力比較器３Ｏ−Ｎｉ乃至３０−Ｎ＋２の基１！電圧入力に対す るアナログ電圧のプロントを示している。第５Ａ図は差動直線性エラーがない理 想的な従来の変換器に対するプロントを示している。アナログ電圧は正確にＩＬ ＳＢインタバルでもって各連続基準電圧と交差することが判る。第５Ｂ図は、差 動直線性エラーがない本発明に従って構成された理想的な変換器を示している。

これらのしきいは、１つおきのしきいが実際の物理的な基準電圧ではなく隣接基 準電圧の間の中間の点によって表わされるという以外、第５Ａ図と同しようにｌ Ｌ　Ｓ　Ｂだけ離間されている。

第５Ｃ図は、差動直線性エラーを有する先行技術のフラッシュ変換器を示してい る。第５Ｃ図の例において、基準電圧Ｎは基準電圧Ｎ及びＮ＋１が等しくなるよ うに正確にＩＬＳＢだけ上方にオフセットされている。斯くして、アナログ電圧 が２つの基準電圧に同時に交差するため、２″個の可能なコードの１つのコード が発生することがなく、しかも先行のコード、即ちＮ−１に対するコードは２Ｌ 　Ｓ　Ｂの幅である。第５Ｄ図は、ＩＬＳＢの同し不整合がどのように本発明に 従って構成されたフラッシュ変換器の直線性に影響するかを示している。第１に 、第５Ｄ図における基準レベルＮ−１及びＮ＋１が補間されたレベルであり且つ 実際の基準電圧を表わさないことを銘記せよ。基Ｙ＄電圧Ｎが１ピントだけ」一 方にオフセントされる場合、とちらかの側におけるそれに隣接する基準レベルＮ −１及びＮ＋１はその量の半分、即ち１／２ＬＳＢだけオフセットされる。斯く して、本発明のフラッシュ変換器アーキテクチュアにおいて、基準レベルＮ−１ は半ビットだけ上方にオフセットされ基準電圧Ｎ＋１は半ビットだけ下方にオフ セットされ、基準レベルＮは１ビツトだけ上方にオフセットされる。本発明のア ーキテクチュアにおいて、全てのコードは以外として発生され、隣接の電圧は半 ビットだけオフセットされる。斯くして、本発明は３個のＬＳＢの間に差動直線 性エラーを広げ、先行技術と異なって、コードは何も失われない。

第６図は、入力比較器の前置増幅器セルの１つの好ましい実施例の簡易略図であ る。これはそれらのエミッタが共に結合され且つそれらのベースがアナログ及び 基準入力にそれぞれ結合されている１対の差動結合トランジスタ５０及び５２を 含んでいる。入力トランジスタ５０及び５２の上にはカスコード段５４が置かれ ており、これによりミラー増幅の効果を軽減する。変換器が通常アースを中心と する３、５ボルト全メモリ入力範囲でもって作動すると仮定すると、カスコード 段のバイアスによって人力デバイスには０．４５ボルト以上のベースコレクタ電 圧が与えられ、従ってペースコレクタキャパシタンスの最も非直線的な範囲が避 けられる。

本発明の１つの特定の実施例についてこのように述べてきたが、種々の変更、修 正及び改善が当業者には容易に生しる。本開示によって明白となる斯かる変更、 修正及び改良は本明細書には明白に述べられてはいないがこの説明の一部である と意図され、本発明の精神及び範囲内にあると意図される。従って、前記の説明 は例示のみであり、従って限定的でない。本発明は以下の請求の範囲及びそれに 等価な事項において規定されるのみ限定される。

請求の範囲は以下の通りである。

５１２個の増幅器か必要 人力 ＦＩＧ、３ 補正書の翻訳文提出書 （特許法第１８４条の８） 平成　４年　３月１８日 １、特許出願の表示 ＰＣＴ／ＵＳ９０１０５２９５ ２、発明の名称 ２（ｎ−１１個の比較器を用いた１１アナログデジタル変換器３、特許出願人 ピー・オー・ボックス　９１０６゜ 名　称　アナログ・ディバイセス・インコーポレーテツドフラッシュ変換器は、 比較器１４の出力をその人力として受け且つそこから受けたデータをアナログ入 力の値をデジタル的に表わしている１０ビツトコードにコード化するコード化論 理２０を含んでいる。グレイコードが一般的に用いられているが、任意のデジタ ルコードが許容される。

本発明に最も近い先行技術におけるフラッシュ変換器が、１９８３年４月２８日 発行のエレクトロニクスレターの第１９巻の第９号の３４８乃至３４９頁のエッ チ、エヌ、フィールダ及びジー、シマーによる「６ビット２５ＭＨｚＮＭＯ３並 列Ａ／Ｄ変換器」に開示されている。この開示されたフラッジユ変換器はｎビッ ト分解能を得るために少なくとも２”−１個の入力比較器を用いている。これら の比較器は２つの対抗する出力を有している。ランチはこれらの出力を受け、組 合せ論理を用いて、２’−１個の出力を複合化回路に供給する。

本発明と同じ譲受人に譲り受けられた並列アナログデジタル変換器に対する米国 特許第４，９２４，２２７号、と共に１９９０年６月２８日に発行され且つ１９ ８８年１２月１３日の優先種口を有する書１ｆＷ０９０１０７２３４は、大幅に 滅しられた数の入力比較器を必要とするフランシュ変換器アーキテクチュアを開 示している。この出願の開示は本明細書に参照として引用されている。この出願 は入力比較器（これらの入力比較器は異なった対を含んでいる）の出力の間に基 準電圧を補間することにより標準的なフラッシュ変換器アーキテクチュアに対し て２倍の分解能を提供するフラッシュ変換器アーキテクチュアを開示している。

本明細書に開示されているアーキテクチュアは、各対の隣接するランチの間に付 加的なランチが配設されているという以外米国特許第４，９２４，２２７号に論 しられている先行技術の並列フラッシュ変換器に類似している。これらの付加的 なラッチは、各入力比較器（又は差動対）の出力を隣接する人力比較器の反転出 力と比較する。米国特許第４，９２４，２２７号に説明されているように、人力 比較器の出力と隣接する入力比較器の反転出力が交差するアナログ入力電圧は、 これら２つの信号が供給されるランチにおける状態の変化をおこすべく、これら ２つの隣接する人力比較器に供給される抵抗はしご基準電圧の間のちょうど中間 に生しる。このようにして、基準抵抗はしごにおける全ての対の隣接する基準電 圧の間の正確に中間におけるボーナスしきいが、基準抵抗はしごへの付加的な入 力比較器又はタンプの必要なくして得られる。

高分解能フラッシュ変換器は、米国特許第４，９２４．２２７号に開示されてい るアーキテクチュアを採用しているものでも、他の型式のアナログデジタル変換 器と比較してきわめて大きな数の比較器及び関連の論理を必要としている。更に 、高分解能フランシュ変換器はそれらの特殊なアーキテクチュアの故に、特定の 性能特性の低下をこうむる。例えば、アナログ入力及び基準はしごの各々からの １０２３個の比較器入力を必要とする１０ピント変換器等の高分解能フラッシュ 変換器アーキテクチュアにおいて、入力キャパシタンスは非常に高く、しばしば １００ｐＦを越える。この大きな入力キャパシタンスの故に、アナログ入力ノー ド信号は既存のバッファで高周波数において駆動するのは非常に困難である。ア ナログ入力とバッファとの間に基準抵抗はしごの直列抵抗を付加することにより バッファは高容量の負荷を駆動することができるが、この抵抗によって、アナロ グ入力の電圧依存キャパシタンスに因って直列抵抗の両端に生じる高周波ひずみ 等の問題が引き起こされる。

汎−求一塁一範一囲 １、アナログ信号をｎビットデジタル信号に変換するためのアナログデジタルフ ラッシュ変換器であって、アナログ信号を受けるように結合された第１人力を有 する人力比較器、及び基準電圧を生成するための手段であって、上記人力比較器 が上記基準電圧を受けるように結合された第２人力を有しており、上記入力比較 器が第１及び第２出力を有しており、上記第１出力が一般的に、上記アナログ信 号が上記基準電圧より大きい時に第１電圧レヘルにあり且つ上記アナログ信号が 上記基準電圧より小さい時に第２電圧レベルにあり、上記第２出力が上記第１出 力の逆である手段と、及び上記入力比較器に関連し且つ上記関連の入力比較器の 上記第１及び第２出力を受けるための第１及び第２人力を有するランチ手段であ って、出力を有するラッチ手段とを含むアナログデジタルフラッシュ変換器にお いて、 隣接する入力比較器に関連する基準電圧が上記変換器の２つのＬＳＢだけ離間さ れている上記２’／２個の入力比較器、基準電圧及びランチ手段と、各入力比較 器の上記第１出力が上記第１出力電圧レベルから上記アナログ信号及び上記関ｉ １Ｍ準信号が近位的に等しくなる上記第２出力電圧レベルに徐々に遷移すること と、 各々が上記入力比較器の１つの上記第１出力を受けるように結合された第１人力 及び上記入力比較器の上記】つに隣接する入力比較器の上記第２人力を受けるよ うに結合された第２人力を有する（２’　／２）−１個の付加ランチ手段と、上 記ラッチ手段及び上記付加ランチ手段が各々、それに対する上記第１人力がそれ に対する上記第２人力よりも小さい時に第１ランチ出力であり且つそれに対する 上記第１人力がそれに対する上記第２人力よりも大きい時に第２ラツチ出力電圧 である出力を有することと、 を含むことを特徴とするアナログデジタルフラッシュ変換器。

２、上記ラッチ及び付加ラッチの出力を受けるように結合された復号論理手段で あって、上記ランチ手段及び付加ランチ手段の上記出力を処理して上記アナログ 信号の値を表わすデジタル的にコード化されたＮピント出力を生成する複合論理 手段を更に含むことを特徴とする請求項ｌのフラッジユ変換器。

３、上記デジタルコード化がグレイコードであることを特徴とする請求項２のフ ラッシュ変換器。

４、上記生成手段が、基準抵抗はしごを含むことを特徴とする請求項１のフラッ シュ変換器。

５、上記比較手段が比較器増幅器を含むことを特徴とする請求項１のフラッシュ 変換器。

６、全ての上記ラッチ手段及び付加的ランチ手段にランチパルスを同時に供給す るための手段であって、上記ラッチ手段及び付加的ランチ手段が上記ランチパル スに応答してその上記入力にラッチする手段を更に含むことを特徴とする請求項 １のフラッシュ変換器。

７．２’／２個の入力比較器、ラッチ手段、及び基準電圧手段のみが存在するこ とを特徴とする請求項１のフラッシュ変換器。

国際ｖ４ｉ報告 ｍ１ｊｆｆｉｌｌ１６ＩＩｊｌＡ＃６＋１＋ＩＬ１５１ＰＣＴ／てＪＳ９０１０ ５２９５国際調査報告

Claims (6)

【特許請求の範囲】
1. １．アナログ信号をｎビットデジタル信号に変換するためのアナログデジタルフ ラッシュ変換器において、 各々が上記アナログ信号を受けるように結合された第１入力を有する２ｎ／２個 の連続入力比較器、 上記変換器の２ＬＳＢだけ離間されている２ｎ／２個の基準電圧を生成するため の且つ上記２ｎ／２個の基準電圧の各々１つを各入力比較器の第２入力に供給す るための手段であって、土記入力比較器の各々が第１及び第２出力を有しており 、上記第１出力が一般的に、上記アナログ信号が上記関連の基準信号よりも大き い時に第１電圧レベルにあり且つ上記アナログ信号が上記関連の基準信号よりも 小さい時に第２電圧レベルにあり且つ上記第１出力が上記第１出力電圧レベルか ら、上記アナログ信号及び上記関連の基準信号が近似的に等しくなる上記第２出 力電圧レベルに徐々に遷移し、且つ上記第２出力が上記第１出力の逆である手段 、及び 各々が上記入力比較器の１つに関連し且つ上記関連の入力比較器の上記第１及び 第２出力を受けるための第１及び第２入力を有する２ｎ／２個のラッチ手段、各 々は、上記入力比較器の１つの上記第１出力を受けるように結合されている第１ 入力及び上記入力比較器の上記１つに隣接する入力比較器の上記第２出力を受け るように結合されている第２入力を有する（２ｎ／２）一１個の付加的なラッチ 手段、を含むことを特徴とし、 上記ラッチ手段及び付加的なラッチ手段が各々、それに対する上記第１入力がそ れに対する上記第２入力よりも小さい時に第１ラッチ出力電圧となり且つそれに 対する上記第１入力がそれに対する上記第２入力よりも大きい時に第２ラッチ出 力電圧となる出力を有する ことを特徴とするアナログデジタルフラッシュ変換器。
2. ２．上記ラッチ及び付加的ラッチの出力を受けるように結合されている復号論理 手段であって、上記ラッチ手段及び付加的ラッチ手段の上記出力を処理して上記 アナログ信号の値を表わすデジタル的にコード化されたＮビット出力を生成する 復号論理手段を更に含むことを特徴とする請求項１のフラッシュ変換器。
3. ３．上記デジタルコード化がグレーコードであることを特徴とする請求項２のフ ラッシュ変換器。
4. ４．上記生成手段が、基準抵抗はしごを含むことを特徴とする請求項１のフラッ シュ変換器。
5. ５．上記比較手段が比較器増幅器を含むことを特徴とする請求項１のフラッシュ 変換器。
6. ６．全ての上記ラッチ手段及び付加的ラッチ手段にラッチパルスを同時に供給す るための手段であって、上記ラッチ手段及び付加的ラッチ手段が上記ラッチパル スに応答してその上記入力にラッチする手段を更に含むことを特徴とする請求項 １のフラッシュ変換器。