JPH0544832B2 - - Google Patents
Info
- Publication number
- JPH0544832B2 JPH0544832B2 JP60196552A JP19655285A JPH0544832B2 JP H0544832 B2 JPH0544832 B2 JP H0544832B2 JP 60196552 A JP60196552 A JP 60196552A JP 19655285 A JP19655285 A JP 19655285A JP H0544832 B2 JPH0544832 B2 JP H0544832B2
- Authority
- JP
- Japan
- Prior art keywords
- substrate
- semiconductor substrate
- main surface
- film
- noise
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
- 239000000758 substrate Substances 0.000 claims abstract description 59
- 239000004065 semiconductor Substances 0.000 claims abstract description 37
- 239000003989 dielectric material Substances 0.000 claims description 4
- 239000000919 ceramic Substances 0.000 abstract description 4
- 229910052581 Si3N4 Inorganic materials 0.000 abstract 1
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 abstract 1
- 229910052782 aluminium Inorganic materials 0.000 abstract 1
- 238000010276 construction Methods 0.000 abstract 1
- 238000000034 method Methods 0.000 description 5
- 238000010521 absorption reaction Methods 0.000 description 4
- 229910004298 SiO 2 Inorganic materials 0.000 description 2
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 2
- 239000011347 resin Substances 0.000 description 2
- 229920005989 resin Polymers 0.000 description 2
- 229910052710 silicon Inorganic materials 0.000 description 2
- 239000010703 silicon Substances 0.000 description 2
- 238000005229 chemical vapour deposition Methods 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 239000006023 eutectic alloy Substances 0.000 description 1
- 238000007667 floating Methods 0.000 description 1
- 230000007257 malfunction Effects 0.000 description 1
- 238000000465 moulding Methods 0.000 description 1
- 229910000679 solder Inorganic materials 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
- H01L24/31—Structure, shape, material or disposition of the layer connectors after the connecting process
- H01L24/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
- H01L2924/151—Die mounting substrate
- H01L2924/156—Material
- H01L2924/15786—Material with a principal constituent of the material being a non metallic, non metalloid inorganic material
- H01L2924/15787—Ceramics, e.g. crystalline carbides, nitrides or oxides
Landscapes
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Die Bonding (AREA)
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、半導体基板の裏面と導電性の固定用
基板との間に容量構造を積極的に形成することに
よつて、この半導体基板に到来する電気的ノイズ
をこの容量構造にて吸収できるようにした半導体
装置に関する。
基板との間に容量構造を積極的に形成することに
よつて、この半導体基板に到来する電気的ノイズ
をこの容量構造にて吸収できるようにした半導体
装置に関する。
従来、集積回路素子が形成された半導体基板は
電気的に浮いた固定用基台に固定されているのが
一般的である。
電気的に浮いた固定用基台に固定されているのが
一般的である。
その場合、電源ノズルや配線に混入する電気的
ノズルは、半導体基板の一領域に形成したノズル
吸収回路を用いて吸収し、集積回路素子を保護し
ていたが、その際半導体基板の裏面は積極的に利
用していなかつた。
ノズルは、半導体基板の一領域に形成したノズル
吸収回路を用いて吸収し、集積回路素子を保護し
ていたが、その際半導体基板の裏面は積極的に利
用していなかつた。
本発明の目的は、上記点に鑑み、半導体基板の
裏面と、接地電位に設定された導電性の固定用基
板との間に基板ノズル吸収用の容量素子を積極的
に形成することによつて、この半導体基板に到来
する電気的ノズルを吸収できるようにした半導体
装置を提供することを目的とする。
裏面と、接地電位に設定された導電性の固定用基
板との間に基板ノズル吸収用の容量素子を積極的
に形成することによつて、この半導体基板に到来
する電気的ノズルを吸収できるようにした半導体
装置を提供することを目的とする。
そこで本発明では、接地電位に設定された導電
性の固定用基板と、一主面に集積回路素子が形成
されると共に、反対主面に誘導体材料からなる絶
縁膜が被着された半導体基板とを有し、この半導
体基板の反対主面と前記固定用基板とが互いに固
定されていることを特徴とする。
性の固定用基板と、一主面に集積回路素子が形成
されると共に、反対主面に誘導体材料からなる絶
縁膜が被着された半導体基板とを有し、この半導
体基板の反対主面と前記固定用基板とが互いに固
定されていることを特徴とする。
さらに、本発明によれば、前記半導体基板の反
対主面には、導電性及びこの導電膜を完全に被う
前記絶縁膜が被着されており、この導電膜と前記
固定用基板との間に容量素子が形成されるように
したことを特徴とする。
対主面には、導電性及びこの導電膜を完全に被う
前記絶縁膜が被着されており、この導電膜と前記
固定用基板との間に容量素子が形成されるように
したことを特徴とする。
以下、本発明の一実施例について説明する。第
１図はCMOS等の集積回路素子が形成された半
導体基板をリードフレームに実装した例である。
図において、１はシリコン基板からなる半導体基
板で、一主面に多数のMOS集積回路素子２が形
成され、その基板が最高電位である電源電位VD
に設定されている。基板１の反対主面には、基板
１がラツピングされて既存のSiO2膜を取除き、
シリコン基体に直接接触するようにしてAl等の
導電膜３が被着されている。この導電膜３の寸法
は基板１の寸法より小さく設定されている。そし
てこの導電膜３を完全に被うように誘導体材料か
らなる絶縁膜４が被着されている。この絶縁膜４
にはCVD法により形成されたSi3N4膜などが利用
され得る。５はリードフレームのチツプ搭載部
で、最低電位である接地電位に設定されており、
半導体基板１がこのチツプ搭載部５に公知の方法
（例えば共晶合金法、ハンダ接続法、導電性樹脂
接着法など）を用いてダイボンドされる。
１図はCMOS等の集積回路素子が形成された半
導体基板をリードフレームに実装した例である。
図において、１はシリコン基板からなる半導体基
板で、一主面に多数のMOS集積回路素子２が形
成され、その基板が最高電位である電源電位VD
に設定されている。基板１の反対主面には、基板
１がラツピングされて既存のSiO2膜を取除き、
シリコン基体に直接接触するようにしてAl等の
導電膜３が被着されている。この導電膜３の寸法
は基板１の寸法より小さく設定されている。そし
てこの導電膜３を完全に被うように誘導体材料か
らなる絶縁膜４が被着されている。この絶縁膜４
にはCVD法により形成されたSi3N4膜などが利用
され得る。５はリードフレームのチツプ搭載部
で、最低電位である接地電位に設定されており、
半導体基板１がこのチツプ搭載部５に公知の方法
（例えば共晶合金法、ハンダ接続法、導電性樹脂
接着法など）を用いてダイボンドされる。
第２図は第１図に示す装置をモールド成型した
場合の半導体装置の一例を示している。半導体基
板１はリードフレームのチツプ搭載部５に固定さ
れると共に、このチツプ搭載部５と外部リード６
とは一体的に形成され、この外部リード６に接地
電位を外部設定することによつて、チツプ搭載部
に接地電位を与えることができる。他の外部リー
ド７はそれぞれ半導体基板１の各電極部とワイヤ
ボンデイングされている（図示してない）。８は
樹脂モールド部分である。
場合の半導体装置の一例を示している。半導体基
板１はリードフレームのチツプ搭載部５に固定さ
れると共に、このチツプ搭載部５と外部リード６
とは一体的に形成され、この外部リード６に接地
電位を外部設定することによつて、チツプ搭載部
に接地電位を与えることができる。他の外部リー
ド７はそれぞれ半導体基板１の各電極部とワイヤ
ボンデイングされている（図示してない）。８は
樹脂モールド部分である。
なお、半導体基板１の固定用基板としては、リ
ードフレームの他に、表面がメタライズ化された
セラミツク基板やセラミツクパツケージ等でも良
い。
ードフレームの他に、表面がメタライズ化された
セラミツク基板やセラミツクパツケージ等でも良
い。
そこで、上記構成によると、半導体基板１の導
電膜３とチツプ搭載部５との間に容量素子構造が
形成され、半導体基板１に到来するパルス性電源
ノイズなどの電気的ノイズを、上記の容量素子を
介してチツプ搭載部５及び外部リード６より接地
側まで逃がすことにより、ノイズ吸収経路を構成
でき、集積回路素子の破損や誤動作を防止するこ
とができる。
電膜３とチツプ搭載部５との間に容量素子構造が
形成され、半導体基板１に到来するパルス性電源
ノイズなどの電気的ノイズを、上記の容量素子を
介してチツプ搭載部５及び外部リード６より接地
側まで逃がすことにより、ノイズ吸収経路を構成
でき、集積回路素子の破損や誤動作を防止するこ
とができる。
しかも、導電膜３は半導体基板裏面のほぼ全面
に被着されているため、半導体基板１の各部分に
電位のむらが生じるのを防ぐことができる。
に被着されているため、半導体基板１の各部分に
電位のむらが生じるのを防ぐことができる。
次に、第３図は本発明の他の実施例で、第１図
の実施例において半導体基板１の反対主面にある
導電膜を省略した例である。この場合、反対主面
のラツピング処理は不要となり、誘電体材料から
なる絶縁膜としては熱酸化によるSiO2膜などが
利用できる。
の実施例において半導体基板１の反対主面にある
導電膜を省略した例である。この場合、反対主面
のラツピング処理は不要となり、誘電体材料から
なる絶縁膜としては熱酸化によるSiO2膜などが
利用できる。
この構成の場合、半導体基体部分とチツプ搭載
部５との間に容量素子構造が形成されることにな
る。
部５との間に容量素子構造が形成されることにな
る。
発明の効果
以上の如く本発明によれば、半導体基板の裏面
と、接地電位に設定された導電性の固定用基板と
の間に基板ノイズ吸収用の容量素子を積極的に形
成しているから、この半導体基板に到来する電気
的ノズルを効果的に吸収できるようになる。
と、接地電位に設定された導電性の固定用基板と
の間に基板ノイズ吸収用の容量素子を積極的に形
成しているから、この半導体基板に到来する電気
的ノズルを効果的に吸収できるようになる。
第１図及び第２図は本発明の一実施例を示す断
面図及び平面図、第３図は本発明の他の実施例を
示す断面図である。 １……半導体基板、２……集積回路素子、３…
…導電膜、４……絶縁膜、５……チツプ搭載部、
６……外部リード。
面図及び平面図、第３図は本発明の他の実施例を
示す断面図である。 １……半導体基板、２……集積回路素子、３…
…導電膜、４……絶縁膜、５……チツプ搭載部、
６……外部リード。
Claims (1)
- 【特許請求の範囲】 １ 接地電位に設定された導電性の固定用基板
と、一主面に集積回路素子が形成されると共に、
反対主面に誘導体材料からなる絶縁膜が被着され
た半導体基板とを有し、この半導体基板の反対主
面と前記固定用基板とが互いに固定されているこ
とを特徴とする半導体装置。 ２ 前記半導体基板の反対主面には、導電膜及び
この電動膜を完全に被う前記絶縁膜が被着されて
おり、この導電膜と前記固定用基板との間に容量
素子が形成されるようにした特許請求の範囲第１
項記載の半導体装置。 ３ 前記半導体基板の一主面にMOS回路素子が
形成されると共に、この半導体基板に電源電圧が
印加されるように構成された特許請求の範囲第２
項記載の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60196552A JPS6255954A (ja) | 1985-09-05 | 1985-09-05 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60196552A JPS6255954A (ja) | 1985-09-05 | 1985-09-05 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6255954A JPS6255954A (ja) | 1987-03-11 |
| JPH0544832B2 true JPH0544832B2 (ja) | 1993-07-07 |
Family
ID=16359633
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60196552A Granted JPS6255954A (ja) | 1985-09-05 | 1985-09-05 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6255954A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1997012398A1 (en) * | 1995-09-29 | 1997-04-03 | Analog Devices, Inc. | Integrated circuit and supply decoupling capacitor therefor |
-
1985
- 1985-09-05 JP JP60196552A patent/JPS6255954A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6255954A (ja) | 1987-03-11 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6373127B1 (en) | Integrated capacitor on the back of a chip | |
| KR100304681B1 (ko) | 몰드bga형반도체장치및그제조방법 | |
| JP3061954B2 (ja) | 半導体装置 | |
| US5955762A (en) | Microelectronic package with polymer ESD protection | |
| KR960705357A (ko) | 반도체 장치 | |
| KR920007132A (ko) | 집적회로용 절연리드 프레임 및 그의 제조방법 | |
| JPS6221249A (ja) | 半導体装置 | |
| KR950009625B1 (ko) | 유리봉지형 세라믹 패키지 | |
| JPH0544832B2 (ja) | ||
| JPH0521698A (ja) | 半導体装置 | |
| JPH04144269A (ja) | 混成集積回路装置 | |
| JP3141020B2 (ja) | 半導体装置の製造方法及び半導体装置 | |
| KR102228938B1 (ko) | 커플드 반도체 패키지 | |
| JP2904154B2 (ja) | 半導体素子を含む電子回路装置 | |
| JPH05343603A (ja) | 半導体装置 | |
| KR19980025890A (ko) | 리드 프레임을 이용한 멀티 칩 패키지 | |
| KR102378171B1 (ko) | 커플드 반도체 패키지 | |
| KR940008060A (ko) | 반도체 집적회로 장치 | |
| JPH02105557A (ja) | 樹脂封止型半導体装置 | |
| JP2626631B2 (ja) | 半導体装置 | |
| JPS6239036A (ja) | ハイブリツドｉｃ | |
| JPS6046038A (ja) | 集積回路装置 | |
| KR0140091Y1 (ko) | 반도체 패키지 | |
| JP3758066B2 (ja) | 半導体装置とその製造方法 | |
| JPS6214944B2 (ja) |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |