JPH0541092A - 不揮発性メモリ - Google Patents
不揮発性メモリInfo
- Publication number
- JPH0541092A JPH0541092A JP19757191A JP19757191A JPH0541092A JP H0541092 A JPH0541092 A JP H0541092A JP 19757191 A JP19757191 A JP 19757191A JP 19757191 A JP19757191 A JP 19757191A JP H0541092 A JPH0541092 A JP H0541092A
- Authority
- JP
- Japan
- Prior art keywords
- data
- address
- memory
- nonvolatile memory
- write
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Power Sources (AREA)
- Techniques For Improving Reliability Of Storages (AREA)
- Read Only Memory (AREA)
Abstract
(57)【要約】
【目的】 ソフトウェアの負担を軽減し、且つ停電時に
おける電源電圧のバックアップ時間を短縮する不揮発性
メモリを提供する。 【構成】 データ信号は、シリアル入力線１０２を介し
てシリアル・バス・インタフェース１に入力され、アド
レス・デコーダ２に対応するデータ・メモリ３のアドレ
スに格納される。次に、データ・メモリ３内の必要なデ
ータ内容を不揮発性メモリ６に格納する際には、データ
・メモリ３において、書込み開始アドレス・デコーダ４
および書込み終了アドレス・デコーダ５により範囲指定
されるアドレスのデータが、不揮発性メモリ６の対応す
るアドレスに書込まれる。
おける電源電圧のバックアップ時間を短縮する不揮発性
メモリを提供する。 【構成】 データ信号は、シリアル入力線１０２を介し
てシリアル・バス・インタフェース１に入力され、アド
レス・デコーダ２に対応するデータ・メモリ３のアドレ
スに格納される。次に、データ・メモリ３内の必要なデ
ータ内容を不揮発性メモリ６に格納する際には、データ
・メモリ３において、書込み開始アドレス・デコーダ４
および書込み終了アドレス・デコーダ５により範囲指定
されるアドレスのデータが、不揮発性メモリ６の対応す
るアドレスに書込まれる。
Description
【０００１】
【産業上の利用分野】本発明は不揮発性メモリに関し、
特に電気的な消去、および書込みが可能な不揮発性メモ
リに関する。
特に電気的な消去、および書込みが可能な不揮発性メモ
リに関する。
【０００２】
【従来の技術】一般に、この種の不揮発性メモリ（以
下、ＥＥＰＲＯＭと云う）は、１バイトまたは１ワード
で１バイトとし、複数アドレスにより構成されており、
内部データ保持用の電源を必要としないために、主とし
て設定定数の保持用として使用されている。
下、ＥＥＰＲＯＭと云う）は、１バイトまたは１ワード
で１バイトとし、複数アドレスにより構成されており、
内部データ保持用の電源を必要としないために、主とし
て設定定数の保持用として使用されている。
【０００３】例えば、マイクロコンピュータ等を利用し
たボルテージ・シンセサイザ方式によるチューナ・セッ
トにおいては、プリセット・チャンネルのチューニング
電圧を決定するためのＤ／Ａ出力値は、当該データを停
電中においても保持するために、通常のＲＡＭを使用し
ないでＥＥＰＲＯＭを用いて収納している。
たボルテージ・シンセサイザ方式によるチューナ・セッ
トにおいては、プリセット・チャンネルのチューニング
電圧を決定するためのＤ／Ａ出力値は、当該データを停
電中においても保持するために、通常のＲＡＭを使用し
ないでＥＥＰＲＯＭを用いて収納している。
【０００４】図２は、従来の、この種のＥＥＰＲＯＭの
簡単なブロック図である。図２に示されるように、本従
来例は、通信用のシフトレジスタとして機能するシリア
ル・バス・インタフェース７、マイクロコンピュータ等
よりの命令を判断するアドレス・デコーダ８および不揮
発性メモリ９により構成されている。マイクロコンピュ
ータ等とＥＥＰＲＯＭとお通信はクロック線１０１、シ
リアル入力線１０２およいシリアル出力線１０３を介し
て行われ、ＥＥＰＲＯＭに書込まれるデータ、書込み要
求命令および読出し要求命令、または読出しのためのア
ドレス・データ等は、クロック線１０１のクロック・パ
ルスに同期してシリアル入力線１０２を通じてＥＥＰＲ
ＯＭに転送され、アドレス・データはアドレス・デコー
ダ２に入力される。
簡単なブロック図である。図２に示されるように、本従
来例は、通信用のシフトレジスタとして機能するシリア
ル・バス・インタフェース７、マイクロコンピュータ等
よりの命令を判断するアドレス・デコーダ８および不揮
発性メモリ９により構成されている。マイクロコンピュ
ータ等とＥＥＰＲＯＭとお通信はクロック線１０１、シ
リアル入力線１０２およいシリアル出力線１０３を介し
て行われ、ＥＥＰＲＯＭに書込まれるデータ、書込み要
求命令および読出し要求命令、または読出しのためのア
ドレス・データ等は、クロック線１０１のクロック・パ
ルスに同期してシリアル入力線１０２を通じてＥＥＰＲ
ＯＭに転送され、アドレス・データはアドレス・デコー
ダ２に入力される。
【０００５】通常、ＥＥＰＲＯＭに対するデータ書込み
は、クロック線１０１のクロック・パルスに同期してシ
リアル入力線１０２より入力される信号が、シリアル・
バス・インタフェース１においてデータ部とアドレス部
とに分岐され、前記データ部が、不揮発性メモリ６の前
記アドレス部により指定されるアドレスに格納されるこ
とにより実行される。書込み動作は、バイト単位数ミリ
秒から数十ミリ秒を必要とし、１度に書込めるデータ量
は、１バイトから数バイトが普通であるため、１度デー
タをＥＥＰＲＯＭに転送してから、次のデータを転送す
るまでに数ミリ秒以上の待ち時間が必要となる。尚、実
際の動作においては、待ち時間中は、ビジー信号線１０
４をアクティブとして、データの受取りを禁止してい
る。
は、クロック線１０１のクロック・パルスに同期してシ
リアル入力線１０２より入力される信号が、シリアル・
バス・インタフェース１においてデータ部とアドレス部
とに分岐され、前記データ部が、不揮発性メモリ６の前
記アドレス部により指定されるアドレスに格納されるこ
とにより実行される。書込み動作は、バイト単位数ミリ
秒から数十ミリ秒を必要とし、１度に書込めるデータ量
は、１バイトから数バイトが普通であるため、１度デー
タをＥＥＰＲＯＭに転送してから、次のデータを転送す
るまでに数ミリ秒以上の待ち時間が必要となる。尚、実
際の動作においては、待ち時間中は、ビジー信号線１０
４をアクティブとして、データの受取りを禁止してい
る。
【０００６】
【発明が解決しようとする課題】一般に、マイクロコン
ピュータ等を使用するテレビ、ＶＴＲおよびカー・ステ
レオなどの停電対策を必要とするセットにおいては、当
該マイクロコンピュータ等の外部メモリとしてＥＥＰＲ
ＯＭが使用されている。通常、ＥＥＰＲＯＭにおいて
は、マイクロコンピュータ等の停電復帰時に必要なデー
タ、例えばプリセット・チャネル・データまたはラスト
・チャネル・データ等を記憶し、そのデータは一定時間
ごとに、またはデータが変化する度ごとに書換える必要
がある。
ピュータ等を使用するテレビ、ＶＴＲおよびカー・ステ
レオなどの停電対策を必要とするセットにおいては、当
該マイクロコンピュータ等の外部メモリとしてＥＥＰＲ
ＯＭが使用されている。通常、ＥＥＰＲＯＭにおいて
は、マイクロコンピュータ等の停電復帰時に必要なデー
タ、例えばプリセット・チャネル・データまたはラスト
・チャネル・データ等を記憶し、そのデータは一定時間
ごとに、またはデータが変化する度ごとに書換える必要
がある。
【０００７】また、前述の説明により明らかなように、
ＥＥＰＲＯＭからビジー信号線１０４を監視しながら、
数ミリ秒以上ごとにデータを数回転送しなければならな
いため、ソフトウェアの負担が増大するという欠点があ
る。
ＥＥＰＲＯＭからビジー信号線１０４を監視しながら、
数ミリ秒以上ごとにデータを数回転送しなければならな
いため、ソフトウェアの負担が増大するという欠点があ
る。
【０００８】更に、停電の瞬間に書込むデータが多い場
合には、書込み動作終了までの長い時間、マイクロコン
ピュータやＥＥＰＲＯＭの電源電圧を保持するために、
スーパー・キャパシタなどの強力なバック・アップ装置
を必要とするという欠点がある。
合には、書込み動作終了までの長い時間、マイクロコン
ピュータやＥＥＰＲＯＭの電源電圧を保持するために、
スーパー・キャパシタなどの強力なバック・アップ装置
を必要とするという欠点がある。
【０００９】
【課題を解決するための手段】本発明の不揮発性メモリ
は、複数ビット単位を１アドレスとし、複数のアドレス
を有する不揮発性メモリにおいて、前記不揮発性メモリ
のアドレスに対応する複数のアドレスを有し、外部より
入力されるデータを一旦格納するデータ・メモリと、前
記データ・メモリ内のデータを前記不揮発性メモリに書
込む際に、当該データの前記データ・メモリ内における
アドレスの範囲を指定するアドレス指定手段と、を少な
くとも備えて構成される。
は、複数ビット単位を１アドレスとし、複数のアドレス
を有する不揮発性メモリにおいて、前記不揮発性メモリ
のアドレスに対応する複数のアドレスを有し、外部より
入力されるデータを一旦格納するデータ・メモリと、前
記データ・メモリ内のデータを前記不揮発性メモリに書
込む際に、当該データの前記データ・メモリ内における
アドレスの範囲を指定するアドレス指定手段と、を少な
くとも備えて構成される。
【００１０】なお、前記アドレス指定手段は、前記不揮
発性メモリに書込む該当データの前記データ・メモリ内
におけるアドレスの範囲を指定するための、データ書込
み開始ドレス・デコーダと、書込み終了アドレス・デコ
ーダとにより形成してもよい。
発性メモリに書込む該当データの前記データ・メモリ内
におけるアドレスの範囲を指定するための、データ書込
み開始ドレス・デコーダと、書込み終了アドレス・デコ
ーダとにより形成してもよい。
【００１１】
【実施例】次に、本発明について図面を参照して説明す
る。
る。
【００１２】図１は本発明の一実施例を示すブロック図
である。図１に示されるように、本実施例は、シリアル
・バス・インタフェース１と、アドレス・デコーダ２
と、データ・メモリ３と、書込み開始アドレス・デコー
ダ４と、書込み終了アドレス・デコーダ５と、１ビット
以上の複数ビットで一つのアドレスとし、少なくとも一
つのアドレス以上の複数アドレスにより構成される不揮
発性メモリ６とを備えて構成される。
である。図１に示されるように、本実施例は、シリアル
・バス・インタフェース１と、アドレス・デコーダ２
と、データ・メモリ３と、書込み開始アドレス・デコー
ダ４と、書込み終了アドレス・デコーダ５と、１ビット
以上の複数ビットで一つのアドレスとし、少なくとも一
つのアドレス以上の複数アドレスにより構成される不揮
発性メモリ６とを備えて構成される。
【００１３】本実施例のＥＥＰＲＯＭに対する外部から
のデータ転送は、クロック線１０１のクロック・パルス
信号に同期して、シリアル入力線１０２を介してシリア
ル・バス・インタフェース１に対して行われる。この転
送データは、アドレス・デコーダ２に対応するデータ・
メモリ３のアドレスに格納される。データ・メモリ３の
容量は、不揮発性メモリ６に書込む必要のあるデータの
数により、必ずしも不揮発性メモリ６と同容量のデータ
・メモリ３を準備する必要はないが、勿論同容量のメモ
リを準備してもよい。
のデータ転送は、クロック線１０１のクロック・パルス
信号に同期して、シリアル入力線１０２を介してシリア
ル・バス・インタフェース１に対して行われる。この転
送データは、アドレス・デコーダ２に対応するデータ・
メモリ３のアドレスに格納される。データ・メモリ３の
容量は、不揮発性メモリ６に書込む必要のあるデータの
数により、必ずしも不揮発性メモリ６と同容量のデータ
・メモリ３を準備する必要はないが、勿論同容量のメモ
リを準備してもよい。
【００１４】次に、必要なデータ・メモリ３のデータ内
容を不揮発性メモリ６に格納する場合には、データ・メ
モリ３において、書込み開始アドレス・デコーダ４およ
び書込み終了アドレス・デコーダ５により範囲指定され
るアドレスのデータ内容が、不揮発性メモリ６に書込ま
れる。本実施例の場合には、データ・メモリ３のアドレ
スと不揮発性メモリ６のアドレスは１対１に対応してい
るため、書込み開始アドレス・デコーダ４と書込み終了
アドレス・デコーダ５により指定されるアドレスは、不
揮発性メモリ６のアドレス自体でもよい。また、書込み
開始アドレス・デコーダ４および書込み終了アドレス・
デコーダ５の設定方法は、コマンド・データとして、シ
リアル・バス・インタフェース１を経由して行われる。
容を不揮発性メモリ６に格納する場合には、データ・メ
モリ３において、書込み開始アドレス・デコーダ４およ
び書込み終了アドレス・デコーダ５により範囲指定され
るアドレスのデータ内容が、不揮発性メモリ６に書込ま
れる。本実施例の場合には、データ・メモリ３のアドレ
スと不揮発性メモリ６のアドレスは１対１に対応してい
るため、書込み開始アドレス・デコーダ４と書込み終了
アドレス・デコーダ５により指定されるアドレスは、不
揮発性メモリ６のアドレス自体でもよい。また、書込み
開始アドレス・デコーダ４および書込み終了アドレス・
デコーダ５の設定方法は、コマンド・データとして、シ
リアル・バス・インタフェース１を経由して行われる。
【００１５】また、データ・メモリ３のデータ内容を不
揮発性メモリ６に格納するタイミングは、書込み実行命
令として、シリアル・バス・インタフェース１に書込み
開始コマンドをシリアル転送してもよいし、または書込
み開始用のトリガーとなるポートを設け、このポートの
エッジの検出後に書込みを開始してもよい。なお、上記
の書込み動作の実行中においては、ビジー信号線１０４
をアクティブとし、書込み動作の実行終了時に当該ビジ
ー信号線をノー・アクティブとして、その書込み動作の
終了をマイクロコンピュータ等に伝達する。
揮発性メモリ６に格納するタイミングは、書込み実行命
令として、シリアル・バス・インタフェース１に書込み
開始コマンドをシリアル転送してもよいし、または書込
み開始用のトリガーとなるポートを設け、このポートの
エッジの検出後に書込みを開始してもよい。なお、上記
の書込み動作の実行中においては、ビジー信号線１０４
をアクティブとし、書込み動作の実行終了時に当該ビジ
ー信号線をノー・アクティブとして、その書込み動作の
終了をマイクロコンピュータ等に伝達する。
【００１６】
【発明の効果】以上説明したように、本発明は、データ
を直接不揮発性メモリに書込まず、一旦書込み応答速度
の速いデータ・メモリに格納し、その後、少なくとも一
つ以上の書込みアドレスで、範囲指定されたデータ・メ
モリの内容を一括して不揮発性メモリに書込むことによ
り、一度に多くのデータ転送を行うことが可能となり、
ソフトウェアの負担を軽減することができるとともに、
更にセットの停電の瞬間に必要な保持データの書込み時
間が短縮され、電源電圧のバック・アップ時間を短くす
ることができるという効果がある。
を直接不揮発性メモリに書込まず、一旦書込み応答速度
の速いデータ・メモリに格納し、その後、少なくとも一
つ以上の書込みアドレスで、範囲指定されたデータ・メ
モリの内容を一括して不揮発性メモリに書込むことによ
り、一度に多くのデータ転送を行うことが可能となり、
ソフトウェアの負担を軽減することができるとともに、
更にセットの停電の瞬間に必要な保持データの書込み時
間が短縮され、電源電圧のバック・アップ時間を短くす
ることができるという効果がある。
【図１】本発明の一実施例を示すブロック図である。
【図２】従来例を示すブロック図である。
１ シリアル・バス・インタフェース ２ アドレス・デコーダ ３ データ・メモリ ４ 書込み開始アドレス・デコーダ ５ 書込み終了アドレス・デコーダ ６ 不揮発性メモリ
Claims (2)
- 【請求項１】 複数ビット単位を１アドレスとし、複数
のアドレスを有する不揮発性メモリにおいて、 前記不揮発性メモリのアドレスに対応する複数のアドレ
スを有し、外部より入力されるデータを一旦格納するデ
ータ・メモリと、 前記データ・メモリ内のデータを前記不揮発性メモリに
書込む際に、当該データの前記データ・メモリ内におけ
るアドレスの範囲を指定するアドレス指定手段と、 を少なくとも備えることを特徴とする不揮発性メモリ。 - 【請求項２】 前記アドレス指定手段が、前記不揮発性
メモリに書込む該当データの前記データ・メモリ内にお
けるアドレスの範囲を指定するための、データ書込み開
始ドレス・デコーダと、書込み終了アドレス・デコーダ
とにより形成される請求項１記載の不揮発性メモリ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19757191A JPH0541092A (ja) | 1991-08-07 | 1991-08-07 | 不揮発性メモリ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19757191A JPH0541092A (ja) | 1991-08-07 | 1991-08-07 | 不揮発性メモリ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0541092A true JPH0541092A (ja) | 1993-02-19 |
Family
ID=16376718
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP19757191A Pending JPH0541092A (ja) | 1991-08-07 | 1991-08-07 | 不揮発性メモリ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0541092A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH11507595A (ja) * | 1995-06-16 | 1999-07-06 | アルコア アルミニオ ソシエダッド アノニマ | 高速ロール鋳造法および製品 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0281398A (ja) * | 1988-09-19 | 1990-03-22 | Hitachi Ltd | 半導体記憶装置 |
-
1991
- 1991-08-07 JP JP19757191A patent/JPH0541092A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0281398A (ja) * | 1988-09-19 | 1990-03-22 | Hitachi Ltd | 半導体記憶装置 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH11507595A (ja) * | 1995-06-16 | 1999-07-06 | アルコア アルミニオ ソシエダッド アノニマ | 高速ロール鋳造法および製品 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 19980113 |