JPH0538915U - 半導体集積回路 - Google Patents
半導体集積回路Info
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- JPH0538915U JPH0538915U JP088625U JP8862591U JPH0538915U JP H0538915 U JPH0538915 U JP H0538915U JP 088625 U JP088625 U JP 088625U JP 8862591 U JP8862591 U JP 8862591U JP H0538915 U JPH0538915 U JP H0538915U
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Landscapes
- Semiconductor Memories (AREA)
- Non-Volatile Memory (AREA)
Abstract
(57)【要約】
【目的】１チップ上にＵＶＥＰＲＯＭとＥＥＰＲＯＭが
混載された半導体集積回路において、ＵＶＥＰＲＯＭの
メモリセル上のデータを消去するために、紫外線を照射
した際、同チップ上のＥＥＰＲＯＭに蓄えられた必要な
データをも、消去してしまうという問題がある。よっ
て、次に示す構成を用いて、紫外線の照射時にＥＥＰＲ
ＯＭ上の必要なデータを保証することを目的とする。 【構成】１チップ上に混載されたＥＥＰＲＯＭのメモリ
セル上に遮光膜８を被せる。
混載された半導体集積回路において、ＵＶＥＰＲＯＭの
メモリセル上のデータを消去するために、紫外線を照射
した際、同チップ上のＥＥＰＲＯＭに蓄えられた必要な
データをも、消去してしまうという問題がある。よっ
て、次に示す構成を用いて、紫外線の照射時にＥＥＰＲ
ＯＭ上の必要なデータを保証することを目的とする。 【構成】１チップ上に混載されたＥＥＰＲＯＭのメモリ
セル上に遮光膜８を被せる。
Description
【０００１】
本考案は、半導体集積回路に関し、特に１チップ上にＥＥＰＲＯＭとＵＶＥＰ ＲＯＭを混載する半導体集積回路に関する。
【０００２】
従来、１チップマイクロコンピュータなどのＥＥＰＲＯＭ（電気的消去可能プ ログラマブルＲＯＭ）とＵＶＥＰＲＯＭ（紫外線消去可能プログラマブルＲＯＭ ）が、１チップ上に混載された半導体集積回路において、ＵＶＥＰＲＯＭの消去 方法はエネルギー４．９ｅＶの光子を含む紫外線の照射を受け、エネルギーを得 た浮遊ゲート中の電子（ホットエレクトロン）が、浮遊ゲート周囲の酸化シリコ ン膜と浮遊ゲート間のエネルギー障壁を乗り越え、基板へ流れるという方法をと る。この場合、同一チップ上のＥＥＰＲＯＭのメモリセルも同様な浮遊ゲートを 用いた構造となっているため、紫外線の照射を受けた時、上述の事と同じことが ＥＥＰＲＯＭメモリセル上でもおこる。つまりＵＶＥＰＲＯＭのデータ消去が、 ＥＥＰＲＯＭのデータ消去も同時に行なうことになる。
【０００３】
この従来の半導体集積回路では、ＥＥＰＲＯＭのメモリセル部とＵＶＥＰＲＯ Ｍのメモリセル部は、その構造上いずれも浮遊ゲートに電子または正孔を蓄積す ることによってデータを保持する為、ＵＶＥＰＲＯＭ消去時にＥＥＰＲＯＭのメ モリセル部が紫外線の照射を受けてデータを失うことになるという問題点がある 。
【０００４】
本考案は、１チップにＵＶＥＰＲＯＭとＥＥＰＲＯＭとを混載する半導体集積 回路において、前記ＥＥＰＲＯＭのメモリセル上に遮光膜が形成されているとい うものである。
【０００５】
次に、本考案について図面を参照して説明する。
【０００６】 図１（ａ）は本考案の一実施例を示す平面模式図、図１（ｂ）は図１（ａ）に おけるＥＥＰＲＯＭ部１０２のメモリセルトランジスタの構造を示す断面図、図 １（ｃ）は図１（ａ）におけるＵＶＥＰＲＯＭ部１０１のメモリセルトランジス タの構造を示す断面図である。
【０００７】 ＥＥＰＲＯＭ部１０２の全面がアルミニウム膜からなる遮光膜８で被覆されて いる。この遮光膜は酸化シリコン膜４とカバー絶縁膜７との間に設けられている 。遮光膜８は配線層の形成と同時に形成してもよいし、配線層とは別の層を用い てもよいが、前者の方が工程数の増加がないだけ有利である。
【０００８】 なお、１はＰ型シリコン基板、２，３はＮ型拡散層、５ａ，５ｂは多結晶シリ コン膜からなる浮遊ゲート、６は制御電極である。
【０００９】 図２は一実施例の変形を示す平面模式図である。遮光膜８ａはメモリセルトラ ンジスタの上のみに設けられている。
【００１０】
以上説明したように本考案は、１チップにＵＶＥＰＲＯＭとＥＥＰＲＯＭが混 載された半導体集積回路において、ＥＥＰＲＯＭ上に遮光膜を被せることにより 、紫外線を照射してＵＶＥＰＲＯＭのメモリセルのデータを消去する場合ＥＥＰ ＲＯＭのメモリセル上に蓄えられた必要なデータを、確実に保証するという効果 を有する。
【００１１】 例えば、ＵＶＥＰＲＯＭに基本動作プログラム、制御プログラム等を入力しＥ ＥＰＲＯＭを随時変化する環境データの保存に使用した場合において、プログラ ムのデバッグ、書き変え時のデータ信頼度向上がもたらされる。
【図１】本考案の一実施例を示す平面模式図（図１
（ａ））、ＥＥＰＲＯＭ部のメモリセルトランジスタの
断面図（図１（ｂ））およびＵＶＥＰＲＯＭ部のメモリ
セルトランジスタの断面図（図１（ｃ））である。
（ａ））、ＥＥＰＲＯＭ部のメモリセルトランジスタの
断面図（図１（ｂ））およびＵＶＥＰＲＯＭ部のメモリ
セルトランジスタの断面図（図１（ｃ））である。
【図２】一実施例の変形を示す平面模式図である。
【符号の説明】 １ Ｐ型シリコン基板 ２ Ｎ型拡散層 ３ Ｎ型拡散層 ４ 酸化シリコン膜 ５ａ，５ｂ 浮遊ゲート ６ 制御ゲート ７ カバー絶縁膜 ８ 遮光膜 １００ 半導体チップ １０１ ＵＶＥＰＲＯＭ部 １０２ ＥＥＰＲＯＭ部
Claims (1)
- 【請求項１】 １チップに、ＵＶＥＰＲＯＭと、ＥＥＰ
ＲＯＭとを混載する半導体集積回路において、前記ＥＥ
ＰＲＯＭのメモリセル上に遮光膜が形成されていること
を特徴とする半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP088625U JPH0538915U (ja) | 1991-10-29 | 1991-10-29 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP088625U JPH0538915U (ja) | 1991-10-29 | 1991-10-29 | 半導体集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0538915U true JPH0538915U (ja) | 1993-05-25 |
Family
ID=13947993
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP088625U Pending JPH0538915U (ja) | 1991-10-29 | 1991-10-29 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0538915U (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2011223026A (ja) * | 2011-07-04 | 2011-11-04 | Getner Foundation Llc | 不揮発性記憶装置及びその製造方法 |
-
1991
- 1991-10-29 JP JP088625U patent/JPH0538915U/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2011223026A (ja) * | 2011-07-04 | 2011-11-04 | Getner Foundation Llc | 不揮発性記憶装置及びその製造方法 |
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