JPH0536942U - 誤り検出訂正符号生成回路 - Google Patents

Abstract

(57)【要約】 【構成】誤り検出訂正符合を生成するための送信データ
をマトリックス状に格納するマルチセクションレジスタ
１と、格納されたデータの送出順を設定する送信データ
セレクタ３と、選定されたデータをシリアル変換して送
信するパラレル／シリアルコンバータ２と、誤り検出訂
正符合を生成し格納する符合生成格納部４と、符合生成
格納部に入力するフィードバック信号を格納するフィー
ドバックセレクトレジスタと、誤り検出訂正符合の生成
多項式をセットし格納する多項式セットレジスタ６とを
有して構成される。 【効果】誤り検出訂正符合を生成するための送信データ
を自動的に継続して送出することができる。

Description

【考案の詳細な説明】

【０００１】

【産業上の利用分野】

本考案は誤り検出訂正符号生成回路に関し、特にｎビットマルチセレクション 誤り検出訂正符号生成回路に関する。

【０００２】

【従来の技術】

従来の誤り検出訂正符号生成回路は、図２に示すように誤り検出訂正符号デー タを生成するための送信データを格納するＣＲＣストレージレジスタ７と、この 送信データをシリアル変換して送信するパラレル／シリアルコンバータ８と、誤 り検出訂正符号を生成し格納するＣＲＣ／ＥＣＣ符号生成格納部９と、ＣＲＣ／ ＥＣＣ符号生成格納部９に入力するフィードバック出力を格納するフィードバッ クセレクトレジスタ１０と、ＣＲＣ／ＥＣＣ生成多項式をセットし格納する多項 式セットレジスタ１１とを有している。

【０００３】 次に従来例の動作について図３のフローチャートにより説明する。ステップＳ １ではパソコン等によりＣＲＣ／ＥＣＣ生成多項式をフィードバックセレクトレ ジスタ１０、多項式セットレジスタ１１にセットする。ステップＳ２ではＣＲＣ ／ＥＣＣ符号を生成するための送信データをＣＲＣ／ＥＣＣストレージレジスタ （８ビット）７にセットする。ステップＳ３では、送信データがパラレル／シリ アルコンバータ８でシリアルデータに変換されＣＲＣ／ＥＣＣ符号生成格納部９ へ送られＣＲＣ／ＥＣＣ符号を、セットされた生成多項式により生成格納する。 ステップＳ４では生成格納したことを確認して次の送信データをＣＲＣ／ＥＣＣ ストレージレジスタ７にセットし、同様にしてＣＲＣ／ＥＣＣ符号を生成作成す る。

【０００４】

【考案が解決しようとする課題】

この従来の誤り検出訂正符号生成回路では、ＣＲＣ／ＥＣＣ符号を生成するた めの送信データが多い場合に、ＣＲＣ／ＥＣＣストレージレジスタにセットした 送信データのＣＲＣ／ＥＣＣ符号が生成格納されたのを確認して、次のデータを ＣＲＣ／ＥＣＣストレージレジスタにセットするという手間がかかり、また、Ｃ ＲＣ／ＥＣＣ符号を生成するための送信データが図４に示すようにあるデータ群 の例えば１０ビット間隔のデータ図４（ａ）である場合にはＣＲＣ／ＥＣＣスト レージレジスタに格納する前に送信データを図４（ｂ）のように加工する必要が あった。

【０００５】

【課題を解決するための手段】

本考案の誤り検出訂正符号生成回路は、誤り検出訂正符号を生成するための送 信データをマトリックス状に格納するマルチセレクションレジスタと、この格納 されたデータの送出順を選定する送信データセレクタと、選定された前記データ をシリアル変換して送信するパラレル／シリアルコンバータと、誤り検出訂正符 号を生成し格納する符号生成格納部と、この符号生成格納部に入力するフィード バック出力を格納するフィードバックセレクトレジスタと、誤り検出訂正符号の 生成多項式をセットし格納する多項式セットレジスタとを有する。

【０００６】

【実施例】

次に本考案について図面を参照して説明する。図１は本考案の一実施例のブロ ック図である。

【０００７】 本実施例は、誤り検出訂正符号を生成するための送信データをマトリックス状 に格納するマルチセクションレジスタ１と、格納されたデータの送出順を選定す る送信データセレクタ３と、選定されたデータをシリアル変換して送信するパラ レル／シリアルコンバータ２と、誤り検出訂正符号を生成し格納する符号生成格 納部４と、符号生成格納部に入力するフィードバック信号を格納するフィードバ ックセレクトレジスタと、誤り検出訂正符号の生成多項式をセットし格納する多 項式セットレジスタ６とを有して構成される。

【０００８】 次に本実施例の動作について説明する。誤り検出訂正（ＣＲＣ／ＥＣＣ）符号 を生成するための生成多項式をフィードバックセレクトレジスタ５及び生成多項 式セットレジスタ６にセットする。送信データセレクタ３により、図６に示すよ うにマルチセクションレジスタ１のマトリックス状（Ｘ，Ｙ）及び送出順序（ｘ ，ｙ）をセットする。

【０００９】 図５において、マトリックス形状は８×８であり、図５（ａ）は送信データが ６４ビットある場合の送信データの送出順（ｘ方向送出順）であり、図５（ｂ） は８ビット間隔の送信データを送出（ｙ方向送出順）する例である。マルチセク ションレジスタ１から送出されたデータはパラレル／シリアルコンバータ２でシ リアルデータに変換され符号生成格納部４へ送出される。符号生成格納部４では 予めセットされている生成多項式にしたがってＣＲＣ／ＥＣＣ符号を生成格納す る。ＣＲＣ／ＥＣＣ符号が生成格納されたことを確認してマルチセクションレジ スタ１は次の送信データがあればそのデータをＣＲＣ／ＥＣＣ符号生成格納部４ へ送出し順次ＣＲＣ／ＥＣＣ符号を生成格納する。

【００１０】

【考案の効果】

以上説明したように本考案は、マトリックス状にデータを格納できるマルチセ クションレジスタを備えることにより、誤り検出訂正符号を生成するための送信 データが多い場合にも自動的に継続して送出することができ、さらに通常のデー タセット方式でｎビットの間隔の送信データも自動作成できるという効果がある 。

【図面の簡単な説明】

【図１】本考案の一実施例のブロック図である。

【図２】従来の誤り検出訂正符合生成回路の一例のブロ
ック図である。

【図３】従来例の動作説明のためのフローチャートであ
る。

【図４】従来例のレジスタに格納するデータを示す図で
ある。

【図５】本実施例のマルチセクションレジスタの動作説
明のための図である。

【図６】本実施例のデータ処理を示す図である。

【符号の説明】

１ マルチセクションレジスタ ２ パラレル／シリアルコンバータ ３ 送信データセレクタ ４ 符合生成格納部 ５ フィードバックセレクトレジスタ ６ 多項式セットレジスタ ７ ＣＲＣ／ＥＣＣストレージレジスタ ８ パラレル／シリアルコンバータ ９ ＣＲＣ／ＥＣＣ符合生成格納部 １０ フィードバックセレクトレジスタ １１ 多項式セットレジスタ

Claims (1)

【実用新案登録請求の範囲】
1. 【請求項１】 誤り検出訂正符号を生成するための送信
   データをマトリックス状に格納するマルチセレクション
   レジスタと、この格納されたデータの送出順を選定する
   送信データセレクタと、選定された前記データをシリア
   ル変換して送信するパラレル／シリアルコンバータと、
   誤り検出訂正符号を生成し格納する符号生成格納部と、
   この符号生成格納部に入力するフィードバック出力を格
   納するフィードバックセレクトレジスタと、誤り検出訂
   正符号の生成多項式をセットし格納する多項式セットレ
   ジスタとを有することを特徴とする誤り検出訂正符号生
   成回路。