JPH0536865A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPH0536865A JPH0536865A JP19379891A JP19379891A JPH0536865A JP H0536865 A JPH0536865 A JP H0536865A JP 19379891 A JP19379891 A JP 19379891A JP 19379891 A JP19379891 A JP 19379891A JP H0536865 A JPH0536865 A JP H0536865A
- Authority
- JP
- Japan
- Prior art keywords
- film
- chip
- memory cell
- pad
- semiconductor device
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Withdrawn
Links
Landscapes
- Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)
Abstract
(57)【要約】
【目的】 ソフトエラー対策用膜をチップ上に被着した
半導体装置に関し，ソフトエラー対策用膜下側の素子へ
の損傷を低減した高集積化デバイスの提供を目的とす
る。 【構成】 半導体チップ上の少なくともメモリセル部を
覆うフッ素樹脂膜を有するように構成する。また，半導
体チップ上の少なくともメモリセル部と外部導出用パン
プもしくはパッドの周辺部を覆うフッ素樹脂膜を有する
ように構成する。
半導体装置に関し，ソフトエラー対策用膜下側の素子へ
の損傷を低減した高集積化デバイスの提供を目的とす
る。 【構成】 半導体チップ上の少なくともメモリセル部を
覆うフッ素樹脂膜を有するように構成する。また，半導
体チップ上の少なくともメモリセル部と外部導出用パン
プもしくはパッドの周辺部を覆うフッ素樹脂膜を有する
ように構成する。
Description
【０００１】
【産業上の利用分野】本発明は半導体装置に係り，特に
ソフトエラー対策用膜をチップ上に被着した半導体装置
に関する。
ソフトエラー対策用膜をチップ上に被着した半導体装置
に関する。
【０００２】近年，半導体装置の高速化，高密度化に対
応したTAB (Tape AutomatedBonding)方式や Chip on Ch
ip 構造を含むCCB (Controlled CollapseBonding)方式
による実装技術が要請されるようになってきた。
応したTAB (Tape AutomatedBonding)方式や Chip on Ch
ip 構造を含むCCB (Controlled CollapseBonding)方式
による実装技術が要請されるようになってきた。
【０００３】これに対応して，メモリ回路を含む半導体
集積回路にも金(Au)や半田等のバンプを形成することが
必要となった。この場合, 外部からまたはパッケージ材
料からのα線を遮断すると同時に，Auや半田等のバンプ
から放射されるα線を遮断することも必要である。
集積回路にも金(Au)や半田等のバンプを形成することが
必要となった。この場合, 外部からまたはパッケージ材
料からのα線を遮断すると同時に，Auや半田等のバンプ
から放射されるα線を遮断することも必要である。
【０００４】本発明はこれらの必要性に対応した半導体
装置として利用できる。
装置として利用できる。
【０００５】
【従来の技術】従来, ソフトエラーの原因となるα線を
遮断する手段として，主にポリイミドあるいはゴム系樹
脂の膜厚を厚くして, メモリセルの直上およびその周
辺, あるいはバンプもしくはパッドの周辺部を覆ってい
た。
遮断する手段として，主にポリイミドあるいはゴム系樹
脂の膜厚を厚くして, メモリセルの直上およびその周
辺, あるいはバンプもしくはパッドの周辺部を覆ってい
た。
【０００６】ところが，α線をポリイミド膜で遮断する
ためには20〜100 μｍのかなり厚い膜厚が必要となる。
ポリイミド膜の被覆は膜厚制御が容易で作業性のよいス
ピンコートを用いて各チップが形成されたウエハ上に全
面被覆の後, パッド部等の露出部を開口したレジスト膜
をエッチングマスクにしてポリイミド膜をエッチング除
去する。
ためには20〜100 μｍのかなり厚い膜厚が必要となる。
ポリイミド膜の被覆は膜厚制御が容易で作業性のよいス
ピンコートを用いて各チップが形成されたウエハ上に全
面被覆の後, パッド部等の露出部を開口したレジスト膜
をエッチングマスクにしてポリイミド膜をエッチング除
去する。
【０００７】また，ゴム系樹脂を使用する場合は, 粘度
が高いためチップ上への被覆はポッティング（滴下）法
で覆う方法しかなかった。ポッティングは被覆面積の制
御が難しく, 作業性も悪い。
が高いためチップ上への被覆はポッティング（滴下）法
で覆う方法しかなかった。ポッティングは被覆面積の制
御が難しく, 作業性も悪い。
【０００８】
【発明が解決しようとする課題】従来例では，ポリイミ
ド膜を厚膜化するためにウエハが反り, ウエハ内のスト
レスも大きくなり，ポリイミド膜下の素子への損傷が問
題となり，特に高集積化デバイスに対する影響は大きか
った。
ド膜を厚膜化するためにウエハが反り, ウエハ内のスト
レスも大きくなり，ポリイミド膜下の素子への損傷が問
題となり，特に高集積化デバイスに対する影響は大きか
った。
【０００９】本発明はソフトエラー対策用膜下側の素子
への損傷を低減した高集積化デバイスの提供を目的とす
る。
への損傷を低減した高集積化デバイスの提供を目的とす
る。
【００１０】
【課題を解決するための手段】上記課題の解決は，１）
半導体チップ上の少なくともメモリセル部を覆うフッ素
樹脂膜を有する半導体装置，あるいは２）半導体チップ
上の少なくともメモリセル部と外部導出用パンプもしく
はパッドの周辺部を覆うフッ素樹脂膜を有する半導体装
置により達成される。
半導体チップ上の少なくともメモリセル部を覆うフッ素
樹脂膜を有する半導体装置，あるいは２）半導体チップ
上の少なくともメモリセル部と外部導出用パンプもしく
はパッドの周辺部を覆うフッ素樹脂膜を有する半導体装
置により達成される。
【００１１】
【作用】本発明ではソフトエラー対策用膜として従来の
ポリイミドあるいはゴム系樹脂に代えてフッ素系樹脂て
以下の領域を被覆する。
ポリイミドあるいはゴム系樹脂に代えてフッ素系樹脂て
以下の領域を被覆する。
【００１２】(1) フッ素系樹脂でチップ上のメモリセル
直上とその周辺部を覆う。 (2) フッ素系樹脂でチップ上の(1) の領域とパンプもし
くはパッドの周辺部を覆う。
直上とその周辺部を覆う。 (2) フッ素系樹脂でチップ上の(1) の領域とパンプもし
くはパッドの周辺部を覆う。
【００１３】この場合, フッ素系樹脂は比重が２程度で
ポリイミドの１に対して大きいため，α線遮断のための
膜厚を薄くすることができる。この結果，ウエハの反り
量は減少してストレスを緩和し，素子への損傷が低減す
る。
ポリイミドの１に対して大きいため，α線遮断のための
膜厚を薄くすることができる。この結果，ウエハの反り
量は減少してストレスを緩和し，素子への損傷が低減す
る。
【００１４】
【実施例】図１(A),(B) は実施例１の平面図である。図
１(A) はチップの全面図, 図１(B) はバンプ（もしくは
パッド）部の拡大図である。
１(A) はチップの全面図, 図１(B) はバンプ（もしくは
パッド）部の拡大図である。
【００１５】図において，１は半導体チップ，２はメモ
リセル部，３は外部導出端子でバンプ（もしくはパッ
ド），４はフッ素系樹脂膜である。この例は，チップ１
上のバンプもしくはパッド３以外の全域にフッ素系樹脂
膜４を被着した場合である。
リセル部，３は外部導出端子でバンプ（もしくはパッ
ド），４はフッ素系樹脂膜である。この例は，チップ１
上のバンプもしくはパッド３以外の全域にフッ素系樹脂
膜４を被着した場合である。
【００１６】フッ素系樹脂の被覆はポリイミド膜と同様
にスピンコートを用いてチップ上に全面被覆の後, ベー
キングして固化する。この際膜厚を5〜10μｍにする。
次いで，バンプもしくはパッド部等の露出部を開口した
レジスト膜をエッチングマスクにしてポリイミド膜をエ
ッチング除去する。
にスピンコートを用いてチップ上に全面被覆の後, ベー
キングして固化する。この際膜厚を5〜10μｍにする。
次いで，バンプもしくはパッド部等の露出部を開口した
レジスト膜をエッチングマスクにしてポリイミド膜をエ
ッチング除去する。
【００１７】また，フッ素系樹脂に感光性樹脂を混合し
た樹脂を用いれば，レジスト塗布の工程をなくすことが
できる。フッ素系樹脂として，サイトップ（旭硝子製）
を使用した。
た樹脂を用いれば，レジスト塗布の工程をなくすことが
できる。フッ素系樹脂として，サイトップ（旭硝子製）
を使用した。
【００１８】なお，図１(B) において，バンプ周辺にフ
ッ素樹脂を被着していない理由は,最低限メモリセル領
域をフッ素樹脂で被覆しておればよいわけであるが，外
部端子 (リード, 半田ボール) との接続時にパンプが完
全に露出している必要があるためである。
ッ素樹脂を被着していない理由は,最低限メモリセル領
域をフッ素樹脂で被覆しておればよいわけであるが，外
部端子 (リード, 半田ボール) との接続時にパンプが完
全に露出している必要があるためである。
【００１９】図２は実施例２の平面図である。この例
は，チップ上のメモリセル部２のみにフッ素系樹脂を被
着した場合である。
は，チップ上のメモリセル部２のみにフッ素系樹脂を被
着した場合である。
【００２０】被着工程は実施例１に準ずる。図３は実施
例１の半田バンプ部の断面図である。図において，31は
アルミニウム(Al)膜からなるパッド, 32は上下の材料(A
l/半田) 間の反応を阻止するバリアメタル膜で厚さ 0.5
μｍのTi膜と厚さ 0.5μｍのPtまたはPd膜, 33は半田バ
ンプである。
例１の半田バンプ部の断面図である。図において，31は
アルミニウム(Al)膜からなるパッド, 32は上下の材料(A
l/半田) 間の反応を阻止するバリアメタル膜で厚さ 0.5
μｍのTi膜と厚さ 0.5μｍのPtまたはPd膜, 33は半田バ
ンプである。
【００２１】この例の工程は以下の用である。まず，チ
ップ１上にAlパッド31を形成し，次いでフッ素系樹脂４
を被着し，Alパッド31上のでフッ素系樹脂４を開口す
る。
ップ１上にAlパッド31を形成し，次いでフッ素系樹脂４
を被着し，Alパッド31上のでフッ素系樹脂４を開口す
る。
【００２２】次いで，開口部を覆ってバリアメタル膜４
を被着し，この膜をパターニングして開口部のみを残
す。バリアメタル膜４上に半田バンプを熔融形成する。
を被着し，この膜をパターニングして開口部のみを残
す。バリアメタル膜４上に半田バンプを熔融形成する。
【００２３】
【発明の効果】ソフトエラー対策用膜下側の素子への損
傷を低減した高集積化デバイスが得られた。
傷を低減した高集積化デバイスが得られた。
【図１】 実施例１の平面図
【図２】 実施例２の平面図
【図３】 実施例１の半田バンプ部の断面図
１ 半導体チップ
２ メモリセル部
３ 外部導出端子でバンプ（もしくはパッド）
31 Al膜からなるパッド
32 バリアメタル膜
33 半田バンプ
４ フッ素系樹脂膜
Claims (2)
- 【請求項１】 半導体チップ上の少なくともメモリセル
部を覆うフッ素樹脂膜を有することを特徴とする半導体
装置。 - 【請求項２】 半導体チップ上の少なくともメモリセル
部と外部導出用パンプもしくはパッドの周辺部を覆うフ
ッ素樹脂膜を有することを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19379891A JPH0536865A (ja) | 1991-08-02 | 1991-08-02 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19379891A JPH0536865A (ja) | 1991-08-02 | 1991-08-02 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0536865A true JPH0536865A (ja) | 1993-02-12 |
Family
ID=16313956
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP19379891A Withdrawn JPH0536865A (ja) | 1991-08-02 | 1991-08-02 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0536865A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2019093245A1 (ja) * | 2017-11-09 | 2019-05-16 | 富士フイルム株式会社 | 装置、有機層形成用組成物 |
-
1991
- 1991-08-02 JP JP19379891A patent/JPH0536865A/ja not_active Withdrawn
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2019093245A1 (ja) * | 2017-11-09 | 2019-05-16 | 富士フイルム株式会社 | 装置、有機層形成用組成物 |
| JPWO2019093245A1 (ja) * | 2017-11-09 | 2020-11-19 | 富士フイルム株式会社 | 装置、有機層形成用組成物 |
| TWI795461B (zh) * | 2017-11-09 | 2023-03-11 | 日商富士軟片股份有限公司 | 固體攝像裝置、有機層形成用組成物 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR940008327B1 (ko) | 반도체 패키지 및 그 실장방법 | |
| US6639315B2 (en) | Semiconductor device and mounted semiconductor device structure | |
| JP4698125B2 (ja) | バンプおよびポリマー層を有しない、基板アセンブリのためのフリップチップ | |
| US7417330B2 (en) | Semiconductor device packaged into chip size and manufacturing method thereof | |
| US6075290A (en) | Surface mount die: wafer level chip-scale package and process for making the same | |
| US6555459B1 (en) | Method of manufacturing a semiconductor device | |
| JP2001320013A (ja) | 半導体装置およびその製造方法 | |
| JPH07115096A (ja) | バンプ電極 | |
| JPH11260851A (ja) | 半導体装置及び該半導体装置の製造方法 | |
| JP3402086B2 (ja) | 半導体装置およびその製造方法 | |
| JP4127943B2 (ja) | 半導体装置およびその製造方法 | |
| US20040089946A1 (en) | Chip size semiconductor package structure | |
| JP2830351B2 (ja) | 半導体装置の接続方法 | |
| JPH11111885A (ja) | 半導体装置およびその製造方法 | |
| JPH0536865A (ja) | 半導体装置 | |
| JP2001168126A (ja) | 半導体装置とその製造方法 | |
| US20120018883A1 (en) | Conductive structure for a semiconductor integrated circuit | |
| JP2000164617A (ja) | チップサイズパッケージおよびその製造方法 | |
| JPH11145173A (ja) | 半導体装置の製造方法 | |
| JP3336859B2 (ja) | 半導体装置およびその製造方法 | |
| JPH0677232A (ja) | 半導体装置のバンプ電極構造およびその形成方法 | |
| JP2003282614A (ja) | 半導体装置及びその製造方法 | |
| JP2000188306A (ja) | 半導体装置およびその製造方法 | |
| JPH10209154A (ja) | 半導体装置 | |
| JP3526529B2 (ja) | 半導体装置の製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19981112 |