JPH0535625Y2 - - Google Patents

Description

【考案の詳細な説明】 産業上の利用分野 本考案は、パワーMOSFETを応用した半導体
スイツチに関し、特に、パワーMOSFETの逆方
向の電圧降下およびスイツチングスピードを改善
したスイツチに関する。

従来の技術 パワーMOSFETは、構造上、ドレイン、ソー
ス間に並列に逆方向に寄生ダイオードを有してい
るために、パワーMOSFETに逆電流を流すと、
寄生ダイオードの有するキヤリアの蓄積効果が生
じ、高周波のスイツチングが出来ないことと、電
圧降下約1Vが生じ、損失が大きい欠点があり、
既に第５図に示されるパワーMOSFET整流回路
の様に別に用意した巻線により、パワー
MOSFETの逆方向電圧印加時に、ゲートにバイ
アスをかけ、電圧降下を低くする方法が採られて
いる。

また、第６図はモータ制御回路の従来の例であ
り、誘導負荷による還流電流がパワーMOSFET
の寄生ダイオードに流れず、FET側を流れるよ
うに制御信号に同期した信号で、該パワー
MOSFETを駆動するものである。

考案が解決しようとする問題点 しかしながら、上述した従来のパワー
MOSFET整流回路は、該パワーMOSFETのゲ
ートにバイアスをかける手段として、特別に巻線
を用意しなければならないという欠点がある。

同様に、モータ制御回路の従来例では、上段の
パワーMOSFETと、下段のパワーMOSFETの
ゲートにかかる電圧の位相を反転させているが、
２つのパワーMOSFETのゲート電圧の違いのた
めに、絶縁用にトランスを用意しなくてはならな
いという欠点があつた。

本考案は従来の上記実情に鑑みてなされたもの
であり、従つて本考案の目的は、従来の技術に内
在する上記諸欠点を解消することを可能とした新
規なパワーMOSFETスイツチ回路を提供するこ
とにある。

問題点を解決するための手段 上記目的を達成する為に、本考案の主副パワー
MOSFETスイツチは、副パワーMOSFETのソ
ースに抵抗器を接続しており、該主副パワー
MOSFETのドレインがマイナス、ソースがプラ
スとなる極性の極に、該抵抗器に負の電圧降下を
発生させ、その電圧降下を比較器にて検出し、そ
の検出信号により該主副パワーMOSFETが
“ON”する方向にバイアスをかけるように構成
されている。

考案の独創性 本考案のパワーMOSFETスイツチは、上述し
た従来の別に用意し、パワーMOSFETの逆方向
電流時にゲートにバイアスをかけて電圧降下を防
止する装置及び制御信号に同期した信号によりゲ
ートにバイアスをかけ、上段パワーMOSFETと
下段パワーMOSFETの絶縁をトランスにて行な
う装置に対し、主副パワーMOSFET並列回路に
おいて、そのドレインがマイナス、ソースがプラ
スとなる極性の際、ゲートにバイアスをかけ、寄
生ダイオードに電流が流れるのを防止する手段と
して、主パワーMOSFETのソースに接続した抵
抗器の電圧降下により、逆に電流が流れているこ
とを検出し、該主副パワーMOSFETが“ON”
する様にバイアスをする。つまり、該主副パワー
MOSFET回路が単独に動作し、外部からの制御
入力信号あるいは特別の部品を必要としないとい
う独創的内容を有する。

実施例 次に本考案をその好ましい実施例について図面
を参照して具体的に説明する。

第１図は本考案の基本回路図であり、第２図は
その一実施例を示す回路図である。

まず、第１図において、主パワーMOSFET１
はＮチヤネル形パワーMOSFETであり、ダイオ
ード２はその寄生ダイオードである。同様に、副
パワーMOSFET３はＮチヤネル形パワー
MOSFETであり、ダイオード４はその寄生ダイ
オードである。抵抗器５は、逆方向電流検出用抵
抗器であつて、比較器６は抵抗器５の電圧降下を
検出してバイアス信号を発生するものである。論
理和回路７は外部からのゲート８より入力信号を
受けるために使用されている。９は主副パワー
MOSFET１，３のドレイン端子であり、１０は
主パワーMOSFET１のソース端子である。副パ
ワーMOSFET３のソースは検出抵抗器５を通し
てソース端子１０に接続されている。

次に、第２図において、変圧器１１は外部入力
電源との電圧変換および絶縁に用いている。１２
は平滑用コンデンサである。入力端子１３および
１４は外部電源入力端子である。出力端子１５
は、整流電圧出力端子であり、GND端子１６と
の間に出力を発生する。

ここで、第２図のパワーMOSFET整流回路の
動作について説明する。まず、この応用の場合に
は外部ゲート入力端子８は、ソース端子１０に対
して低電位に設定される。入力端子１３から入力
端子１４に電圧が加えられると、変圧器１１を介
して主副パワーMOSFET１，３のドレインから
ソースに向つて電圧が加えられるが、主副パワー
MOSFET１，３の寄生ダイオード２，４は逆方
向であり、該主副パワーMOSFETも“OFF”状
態のために、電流は流れない。

次に、入力端子１４から入力端子１３方向に電
圧が加えられると、該主副パワーMOSFET１，
３のソース１０から抵抗器５、寄生ダイオード２
および寄生ダイオード４を通してドレイン９側に
電流が流れ、出力端子１５を（＋）、１６を（−）
とするようにコンデンサ１２が充電される。この
とき、比較器６は、抵抗器５に生じた電圧降下を
検出して出力“１”を発生し、論理和回路７を通
して該主副パワーMOSFET１，３が“ON”す
る方向にバイアス信号を出力する。これにより、
該主副パワーMOSFET１，３が“ON”状態と
なり、寄生ダイオード２，４を流れていた電流が
パワーMOSFET１，３側を通ることになる。

第３図は本考案の他の実施例を示す回路図であ
る。

第３図を参照するに、１〜１０および１′〜１
０′は本考案の主副パワーMOSFET回路である。
１７はモータ駆動用の電源端子、１８のパワー
MOSFETは回転制御用のＮチヤネル形パワー
MOSFET、２０はパワーMOSFETも回転制御
用のＮチヤネル形パワーMOSFETである。１
９，２０の寄生ダイオードは、パワーMOSFET
１８，２０のそれぞれの寄生ダイオードである。
２２のモータ巻線Ｍはモータの巻線であり、誘導
負荷になつている。

モータ正転時に、ゲート入力端子８′を高電位
に、ゲート入力端子８を低電位に、制御入力端子
２３，２４間を低電位にすると、１８のパワー
MOSFETは“OFF”、１′，３′の主副パワー
MOSFETは“ON”、１，３の主副パワー
MOSFETは“OFF”状態となる。そこで制御入
力端子２５および２６間を高電位にすると、パワ
ーMOSFET２０が“ON”するので、電流は電
源端子１７→パワーMOSFET２０→モータの巻
線Ｍ２２→主副パワーMOSFET１′，３′→GND
へと流れていく。

次に、制御入力端子２５，２６間を低電位にす
ると、パワーMOSFET２０は、“OFF”状態と
なる。このために、モータ巻線Ｍ２２のインダク
タンスによる誘導起電力により、電流はモータの
巻線２２→主副パワーMOSFET１′，３′→主副
パワーMOSFET１，３の寄生ダイオード２，４
→モータの巻線Ｍ２２と還流する。寄生ダイオー
ド２，４に逆電流が流れると、第１図の動作と同
様に、該主副パワーMOSFET１，３の副パワー
MOSFET３のソースに直列に接続された抵抗器
５に電圧降下が生じ、比較器６はその電圧降下を
検出して比較結果を出力し、それにより、論理和
回路７も出力し、該主副パワーMOSFET１，３
が“ON”する方向にバイアスがかかるような信
号を出力する。この信号により、１，３の主副パ
ワーMOSFETが“ON”し、電流は寄生ダイオ
ード２，４を流れず、主副パワーMOSFET１，
３側を流れ出す。

ここで再び制御入力端子２５，２６間を高電位
に保つと、１，３の主副パワーMOSFETに順方
向がドレイン端子９からソース端子１０方向に流
れるが、抵抗器５の電圧は反転し、比較器６の出
力は低電位に変わり、該主副パワーMOSFET
１，３はカツトオフされる。

考案の効果 以上説明したように、本考案によれば、主副パ
ワーMOSFET１，３のドレインがマイナス、ソ
ースがプラスとなる極性の際に、寄生ダイオード
２，４に流れる電流を主副パワーMOSFET側に
流すことにより、該寄生ダイオード２，４の蓄積
効果による逆回復時間の影響をなくす手段として
該主副パワーMOSFETのソースに接続された抵
抗器５の負の電圧降下により行なつており、該主
副パワーMOSFET回路１〜１０が単独で動作し
ているために、従来の様に絶縁用の変圧器あるい
はバイアス用の巻線などを必要とせずに回路構成
ができる。

また、第３図において、１８，２０のパワー
MOSFETと、１〜１０，１′〜１０′の主副パワ
ーMOSFET回路を変換しても回路動作は変らな
い。このとき、１〜１０，１′〜１０′の主副パワ
ーMOSFET回路はドレイン２７が共通となり、
第４図の様に１チツプ化が可能である。

【図面の簡単な説明】

第１図は本考案の基本回路図、第２図は本考案
の一実施例を示すパワーMOSFET整流回路図、
第３図は本考案の他の実施例を示すモータ制御回
路図、第４図は本考案の主副パワーMOSFET回
路を２個、１チツプ化する際の回路図、第５図は
パワーMOSFET整流回路の従来の回路図、第６
図はパワーMOSFETによるモータ制御回路の従
来における回路図である。 １……主パワーMOSFET、２……寄生ダイオ
ード、３……副パワーMOSFET、４……寄生ダ
イオード、５……抵抗器、６……比較器、７……
論理和回路、８……ゲート端子、９……ドレイン
端子、１０……ソース端子、１１……変圧器、１
２……平滑用コンデンサ、１３……入力端子、１
４……入力端子、１５……出力端子、１６……
GND端子、１７……電源端子、１８……パワー
MOSFET、１９……寄生ダイオード、２０……
パワーMOSFET、２１……寄生ダイオード、２
２……モータの巻線Ｍ、２３……制御入力端子、
２４……制御入力端子、２５……制御入力端子、
２６……制御入力端子、２７……共通ドレイン端
子。

Claims (1)

【実用新案登録請求の範囲】
1. 互いのドレインおよびゲートが共通に接続され
   た主パワーMOSFETおよび副パワーMOSFET
   と、この副パワーMOSFETのソースと前記主パ
   ワーMOSFETのソースとの間に接続された抵抗
   とを有し、さらに、前記主および副パワー
   MOSFETのドレインがマイナス、ソースがプラ
   スとなる極性において、前記抵抗の負の電圧降下
   を検出して前記主および副パワーMOSFETが
   “ON”する方向にバイアスする手段を有するこ
   とを特徴とするパワーMOSFETスイツチ回路。