JPH053496A - シリアル通信制御装置 - Google Patents
シリアル通信制御装置Info
- Publication number
- JPH053496A JPH053496A JP3152962A JP15296291A JPH053496A JP H053496 A JPH053496 A JP H053496A JP 3152962 A JP3152962 A JP 3152962A JP 15296291 A JP15296291 A JP 15296291A JP H053496 A JPH053496 A JP H053496A
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- JP
- Japan
- Prior art keywords
- serial
- protocol processing
- data
- serial data
- serial communication
- Prior art date
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- Pending
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Abstract
(57)【要約】
【目的】 回路の簡素化を図ったシリアル通信制御装置
を提供する。 【構成】 複数からなるシリアルデータの転送チャンネ
ルに一対一に対応してＦｉＦｏメモリ等のバッファメモ
リを設け、共通化されたプロトコル処理部により、セレ
クタを介して時分割的に複数からなるシリアルデータの
処理を行う。 【効果】 シリアルデータの転送速度に対してプロトコ
ル処理部でのデータ理速度は速いから、複数チャンネル
に対してプロトコル処理部を共通化して時分割で使用す
ることにより回路の簡素化が可能になる。
を提供する。 【構成】 複数からなるシリアルデータの転送チャンネ
ルに一対一に対応してＦｉＦｏメモリ等のバッファメモ
リを設け、共通化されたプロトコル処理部により、セレ
クタを介して時分割的に複数からなるシリアルデータの
処理を行う。 【効果】 シリアルデータの転送速度に対してプロトコ
ル処理部でのデータ理速度は速いから、複数チャンネル
に対してプロトコル処理部を共通化して時分割で使用す
ることにより回路の簡素化が可能になる。
Description
【０００１】
【産業上の利用分野】この発明は、シリアル通信制御装
置に関し、例えば複数からなる転送チャンネルを備えた
通信制御用ＬＳＩ（半導体集積回路装置）に利用して有
効な技術に関するものである。
置に関し、例えば複数からなる転送チャンネルを備えた
通信制御用ＬＳＩ（半導体集積回路装置）に利用して有
効な技術に関するものである。
【０００２】
【従来の技術】通信制御用ＬＳＩの例として、米国ザイ
ログ社製『Ｚ８５３０』、同社製『１６Ｃ３０』（株）
日本電気製『μＰＤ７２０１』等がある。
ログ社製『Ｚ８５３０』、同社製『１６Ｃ３０』（株）
日本電気製『μＰＤ７２０１』等がある。
【０００３】
【発明が解決しようとする課題】上記のような従来の通
信制御用ＬＳＩでは、各転送チャンネル毎に独立にプロ
トコル処理部が設けられている。このため、多チャンネ
ル化する場合、チャンネル数分全てにプロトコル処理部
が必要となり、半導体集積回路装置ではチップ面積の増
大、通信制御装置においては装置の大型化が免れない。
この発明の目的は、回路の簡素化を図ったシリアル通信
制御装置を提供することにある。この発明の前記ならび
にそのほかの目的と新規な特徴は、本明細書の記述およ
び添付図面から明らかになるであろう。
信制御用ＬＳＩでは、各転送チャンネル毎に独立にプロ
トコル処理部が設けられている。このため、多チャンネ
ル化する場合、チャンネル数分全てにプロトコル処理部
が必要となり、半導体集積回路装置ではチップ面積の増
大、通信制御装置においては装置の大型化が免れない。
この発明の目的は、回路の簡素化を図ったシリアル通信
制御装置を提供することにある。この発明の前記ならび
にそのほかの目的と新規な特徴は、本明細書の記述およ
び添付図面から明らかになるであろう。
【０００４】
【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を簡単に説明すれば、下
記の通りである。すなわち、複数からなるシリアルデー
タの転送チャンネルに一対一に対応してＦｉＦｏ（先入
れ先出し）メモリ等のバッファメモリを設け、共通化さ
れたプロトコル処理部により、セレクタを介して時分割
的に複数からなるシリアルデータの処理を行うにする。
発明のうち代表的なものの概要を簡単に説明すれば、下
記の通りである。すなわち、複数からなるシリアルデー
タの転送チャンネルに一対一に対応してＦｉＦｏ（先入
れ先出し）メモリ等のバッファメモリを設け、共通化さ
れたプロトコル処理部により、セレクタを介して時分割
的に複数からなるシリアルデータの処理を行うにする。
【０００５】
【作用】上記した手段によれば、シリアルデータの転送
速度に対してプロトコル処理部でのデータ理速度は速い
から、複数チャンネルに対してプロトコル処理部を共通
化して時分割で使用することにより、回路の簡素化が可
能になる。
速度に対してプロトコル処理部でのデータ理速度は速い
から、複数チャンネルに対してプロトコル処理部を共通
化して時分割で使用することにより、回路の簡素化が可
能になる。
【０００６】
【実施例】図１には、この発明に係るシリアル通信制御
装置のうちの受信側回路の一実施例のブロック図が示さ
れている。同図の各回路ブロックは、公知の半導体集積
回路の製造技術により、単結晶シリコンのような１個の
半導体基板上において形成される。
装置のうちの受信側回路の一実施例のブロック図が示さ
れている。同図の各回路ブロックは、公知の半導体集積
回路の製造技術により、単結晶シリコンのような１個の
半導体基板上において形成される。
【０００７】この実施例では、特に制限されないが、Ｃ
Ｈ１〜ＣＨ４の４つの転送チャンネルを持ち、各チャン
ネルＣＨ１〜ＣＨ４のシリアルデータは、それぞれがシ
リアル／パラレル変換回路ＳＰＣに入力されて、ここで
パラレルデータに変換される。上記各シリアル／パラレ
ル変換回路ＳＰＣの出力信号は、バッファメモリとして
のＦｉＦｏメモリに格納される。ＦｉＦｏメモリに取り
込まれた入力データは、セレクタ１を介してパラレル／
シリアル変換回路ＰＳＣに供給され、ここでもとのシリ
アルデータに変換される。ただし、この内部シリアルデ
ータは、半導体集積回路装置の内部回路で処理されるか
ら、通信回線を通して入力されるシリアルデータに比べ
て、速い速度のデータとされる。すなわち、ホストシス
テムのシステムクロックに対応したような高速シリアル
データとしてプロトコル処理部により処理される。例え
ば、この実施例のように４つのチャンネルを持つ場合に
は、プロトコル処理部は、それより４倍以上の速いスピ
ードでシリアルデータを処理する。通常、シリアルクロ
ックに対してシステムクロックの周波数は１０倍以上の
高い周波数である。
Ｈ１〜ＣＨ４の４つの転送チャンネルを持ち、各チャン
ネルＣＨ１〜ＣＨ４のシリアルデータは、それぞれがシ
リアル／パラレル変換回路ＳＰＣに入力されて、ここで
パラレルデータに変換される。上記各シリアル／パラレ
ル変換回路ＳＰＣの出力信号は、バッファメモリとして
のＦｉＦｏメモリに格納される。ＦｉＦｏメモリに取り
込まれた入力データは、セレクタ１を介してパラレル／
シリアル変換回路ＰＳＣに供給され、ここでもとのシリ
アルデータに変換される。ただし、この内部シリアルデ
ータは、半導体集積回路装置の内部回路で処理されるか
ら、通信回線を通して入力されるシリアルデータに比べ
て、速い速度のデータとされる。すなわち、ホストシス
テムのシステムクロックに対応したような高速シリアル
データとしてプロトコル処理部により処理される。例え
ば、この実施例のように４つのチャンネルを持つ場合に
は、プロトコル処理部は、それより４倍以上の速いスピ
ードでシリアルデータを処理する。通常、シリアルクロ
ックに対してシステムクロックの周波数は１０倍以上の
高い周波数である。
【０００８】各チャンネルの制御情報は、ホストインタ
ーフェイスにより、セレクタ２を介して記憶回路Ｍ１〜
Ｍ４に格納される。各記憶回路Ｍ１〜Ｍ４は、チャンネ
ル数に一対一に対応して設けられる。記憶回路Ｍ１〜Ｍ
４に格納さされた制御情報は、セレクタ３を介してプロ
トコル処理部に伝えられる。プロトコル処理部は、セレ
クタ１を制御して第１チャンネルＣＨ１のデータを選ん
で処理するときには、それに対応した制御情報を記憶回
路Ｍ１をセレクタ３により取り出す。これにより、プロ
トコル処理部において生じたステータス情報は、セレク
タ２を介して対応する記憶回路Ｍ１に格納される。
ーフェイスにより、セレクタ２を介して記憶回路Ｍ１〜
Ｍ４に格納される。各記憶回路Ｍ１〜Ｍ４は、チャンネ
ル数に一対一に対応して設けられる。記憶回路Ｍ１〜Ｍ
４に格納さされた制御情報は、セレクタ３を介してプロ
トコル処理部に伝えられる。プロトコル処理部は、セレ
クタ１を制御して第１チャンネルＣＨ１のデータを選ん
で処理するときには、それに対応した制御情報を記憶回
路Ｍ１をセレクタ３により取り出す。これにより、プロ
トコル処理部において生じたステータス情報は、セレク
タ２を介して対応する記憶回路Ｍ１に格納される。
【０００９】プロトコル処理部において処理された処理
済みのシリアルデータは、シリアル／パラレル変換回路
ＳＰＣ２によりパラレルデータに変換され、ホストイン
ターフェイスを介してホストバスに読み出されてホスト
システムに取り込まれる。なお、ホストシステムにより
生成された各転送チャンネルの制御情報は、上記ホスト
インターフェイスとセレクタ２を通して記憶回路Ｍ１〜
Ｍ４に書き込まれる。また、上記のように記憶回路に格
納されたステータス情報は、必要に応じてホストシステ
ムからホストインターフェイスを介して読み出される。
済みのシリアルデータは、シリアル／パラレル変換回路
ＳＰＣ２によりパラレルデータに変換され、ホストイン
ターフェイスを介してホストバスに読み出されてホスト
システムに取り込まれる。なお、ホストシステムにより
生成された各転送チャンネルの制御情報は、上記ホスト
インターフェイスとセレクタ２を通して記憶回路Ｍ１〜
Ｍ４に書き込まれる。また、上記のように記憶回路に格
納されたステータス情報は、必要に応じてホストシステ
ムからホストインターフェイスを介して読み出される。
【００１０】転送チャンネルＣＨ１〜ＣＨ４から入力さ
れたシリアルデータがシリアル／パラレル変換回路ＳＰ
Ｃによりパラレルデータに変換されてＦｉＦｏメモリに
書き込まれるまでのクロックパルスは、シリアル転送ク
ロックに同期して行われる。これに対して、各ＦｉＦｏ
メモリからの読み出し動作以降は、高速なシステムクロ
ックにより行われる。これにより、共通化されたプロト
コル処理部を４つの転送チャンネルに対応したシリアル
データの処理に時分割的に使用できる。これと同時に、
プロトコル処理部において扱われるデータをホストシス
テムのクロックパルスに同期化させることができる。
れたシリアルデータがシリアル／パラレル変換回路ＳＰ
Ｃによりパラレルデータに変換されてＦｉＦｏメモリに
書き込まれるまでのクロックパルスは、シリアル転送ク
ロックに同期して行われる。これに対して、各ＦｉＦｏ
メモリからの読み出し動作以降は、高速なシステムクロ
ックにより行われる。これにより、共通化されたプロト
コル処理部を４つの転送チャンネルに対応したシリアル
データの処理に時分割的に使用できる。これと同時に、
プロトコル処理部において扱われるデータをホストシス
テムのクロックパルスに同期化させることができる。
【００１１】チャンネル制御部は、セレクタ１〜セレク
タ３により転送チャネルを指定した後に、プロトコル処
理部に『許可』を出し、所定のプロトコル処理の実行を
行わせる。プロトコル処理部は、処理が終了すると『終
了』をチャンネル制御部に通知し、次の『許可』を持
つ。このように、チャンネル制御部とプロトコル処理部
はハンドシェイクで制御を行う。上記チャンネル制御部
による転送チャンネルの切り替え順序は、外部からの制
御情報として設定するか、又はＦｉＦｏメモリのデータ
の詰まり具合により各チャンネルの処理の優先順位を決
定するようにしてもよい。すなわち、ＦｉＦｏメモリの
データの詰まり具合を監視するチャンネル調停回路を設
け、ＦｉＦｏメモリにおいて一定のデータ量を超えるも
のを検知すると、それに対応したチャンネルをチャンネ
ル制御部に伝えて、データの掃き出しを行うようにす
る。
タ３により転送チャネルを指定した後に、プロトコル処
理部に『許可』を出し、所定のプロトコル処理の実行を
行わせる。プロトコル処理部は、処理が終了すると『終
了』をチャンネル制御部に通知し、次の『許可』を持
つ。このように、チャンネル制御部とプロトコル処理部
はハンドシェイクで制御を行う。上記チャンネル制御部
による転送チャンネルの切り替え順序は、外部からの制
御情報として設定するか、又はＦｉＦｏメモリのデータ
の詰まり具合により各チャンネルの処理の優先順位を決
定するようにしてもよい。すなわち、ＦｉＦｏメモリの
データの詰まり具合を監視するチャンネル調停回路を設
け、ＦｉＦｏメモリにおいて一定のデータ量を超えるも
のを検知すると、それに対応したチャンネルをチャンネ
ル制御部に伝えて、データの掃き出しを行うようにす
る。
【００１２】上記の実施例から得られる作用効果は、下
記の通りである。すなわち、 （１） 複数からなるシリアルデータの転送チャンネル
に一対一に対応してＦｉＦｏメモリ等のバッファメモリ
を設け、共通化されたプロトコル処理部により、セレク
タを介して時分割的に複数からなるシリアルデータの処
理を行う。この構成では、シリアルデータの転送速度に
対してプロトコル処理部でのデータ理速度は速いから、
複数チャンネルに対してプロトコル処理部を共通化して
時分割で使用することができ、回路の簡素化が可能にな
るという効果が得られる。 （２） 上記（１）により、複数チャンネルを持つシリ
アル通信装置用の半導体集積回路装置のチップサイズの
小型化が可能になり、量産性の向上を図ることができる
という効果が得られる。（３） ＦｉＦｏメモリ等のバ
ッファメモリ以降をシステムクロックによりデータ処理
を実行することにより、自動的に、シアリルクロックに
対応したデータをシステムクロックに対応したデータに
同期化することができるという効果が得られる。 （４） 上記（１）及び（３）により、プロトコル処理
の高速化と合理化が可能になるという効果が得られる。
記の通りである。すなわち、 （１） 複数からなるシリアルデータの転送チャンネル
に一対一に対応してＦｉＦｏメモリ等のバッファメモリ
を設け、共通化されたプロトコル処理部により、セレク
タを介して時分割的に複数からなるシリアルデータの処
理を行う。この構成では、シリアルデータの転送速度に
対してプロトコル処理部でのデータ理速度は速いから、
複数チャンネルに対してプロトコル処理部を共通化して
時分割で使用することができ、回路の簡素化が可能にな
るという効果が得られる。 （２） 上記（１）により、複数チャンネルを持つシリ
アル通信装置用の半導体集積回路装置のチップサイズの
小型化が可能になり、量産性の向上を図ることができる
という効果が得られる。（３） ＦｉＦｏメモリ等のバ
ッファメモリ以降をシステムクロックによりデータ処理
を実行することにより、自動的に、シアリルクロックに
対応したデータをシステムクロックに対応したデータに
同期化することができるという効果が得られる。 （４） 上記（１）及び（３）により、プロトコル処理
の高速化と合理化が可能になるという効果が得られる。
【００１３】以上本発明者よりなされた発明を実施例に
基づき具体的に説明したが、本願発明は前記実施例に限
定されるものではなく、その要旨を逸脱しない範囲で種
々変更可能であることはいうまでもない。例えば、Ｆｉ
Ｆｏメモリに代えてバッファメモリを用いるものであっ
てもよい。この場合、少なくとも２つのメモリブロック
を持つようにし、１つのメモリブロックにデータが詰ま
ると、チャンネル制御部にプロトコル処理の要求を出し
て、データの掃き出しを要求し、その間は他方のメモリ
ブロックにシリアル入力されたデータを格納するように
すればよい。１つのプロトコル処理部で受け持つ転送チ
ャンネルの数は、上記のように４つの他、シリアルクロ
ックとシステムクロックとの関係により許容される範囲
で種々の実施形態を採ることができる。また、シリアル
通信制御装置における送信側回路は、図１に示した受信
側回路とデータの方向が逆になるだけであり、それと同
一又は類似の構成により実現できるものである。これら
のデータの受信側回路と送信側回路とを１つの半導体集
積回路装置に構成するものであってもよい。この発明に
係るシリアル通信制御装置は、ＰＢＸ（構内電話交換
機）、電話交換、Ｇ４フェクシミリ装置、ＩＳＤＮ端末
等に広く利用できる。
基づき具体的に説明したが、本願発明は前記実施例に限
定されるものではなく、その要旨を逸脱しない範囲で種
々変更可能であることはいうまでもない。例えば、Ｆｉ
Ｆｏメモリに代えてバッファメモリを用いるものであっ
てもよい。この場合、少なくとも２つのメモリブロック
を持つようにし、１つのメモリブロックにデータが詰ま
ると、チャンネル制御部にプロトコル処理の要求を出し
て、データの掃き出しを要求し、その間は他方のメモリ
ブロックにシリアル入力されたデータを格納するように
すればよい。１つのプロトコル処理部で受け持つ転送チ
ャンネルの数は、上記のように４つの他、シリアルクロ
ックとシステムクロックとの関係により許容される範囲
で種々の実施形態を採ることができる。また、シリアル
通信制御装置における送信側回路は、図１に示した受信
側回路とデータの方向が逆になるだけであり、それと同
一又は類似の構成により実現できるものである。これら
のデータの受信側回路と送信側回路とを１つの半導体集
積回路装置に構成するものであってもよい。この発明に
係るシリアル通信制御装置は、ＰＢＸ（構内電話交換
機）、電話交換、Ｇ４フェクシミリ装置、ＩＳＤＮ端末
等に広く利用できる。
【００１４】
【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば、下
記の通りである。すなわち、複数からなるシリアルデー
タの転送チャンネルに一対一に対応してＦｉＦｏメモリ
等のバッファメモリを設け、共通化されたプロトコル処
理部により、セレクタを介して時分割的に複数からなる
シリアルデータの処理を行う。この構成では、シリアル
データの転送速度に対してプロトコル処理部でのデータ
理速度は速いから、複数チャンネルに対してプロトコル
処理部を共通化して時分割で使用することができ、回路
の簡素化が可能になる。
的なものによって得られる効果を簡単に説明すれば、下
記の通りである。すなわち、複数からなるシリアルデー
タの転送チャンネルに一対一に対応してＦｉＦｏメモリ
等のバッファメモリを設け、共通化されたプロトコル処
理部により、セレクタを介して時分割的に複数からなる
シリアルデータの処理を行う。この構成では、シリアル
データの転送速度に対してプロトコル処理部でのデータ
理速度は速いから、複数チャンネルに対してプロトコル
処理部を共通化して時分割で使用することができ、回路
の簡素化が可能になる。
【図１】この発明に係るシリアル通信制御装置を構成す
る受信側回路の一実施例を示すブロック図である。
る受信側回路の一実施例を示すブロック図である。
ＳＰＣ，ＳＰＣ２…シリアル／パラレル変換回路、Ｆｉ
Ｆｏ…バッファメモリ（先入れ先出しメモリ）、Ｍ１〜
Ｍ４…記憶回路、ＰＳＣ…パラレル／シリアル変換回
路。
Ｆｏ…バッファメモリ（先入れ先出しメモリ）、Ｍ１〜
Ｍ４…記憶回路、ＰＳＣ…パラレル／シリアル変換回
路。
Claims (3)
- 【請求項１】 複数からなるシリアルデータの転送チャ
ンネルを持ち、これらの転送チャンネルに一対一に対応
してバッファメモリを設け、共通化されたプロトコル処
理部により、セレクタを介して時分割的に複数からなる
シリアルデータの処理を行うことを特徴とするシリアル
通信制御装置。 - 【請求項２】 上記バッファメモリは、先入れ先出しメ
モリにより構成され、その入力部にはシリアル／パラレ
ル変換回路が設けられるものであることを特徴とする請
求項１のシリアル通信制御装置。 - 【請求項３】 上記各転送チャンネルに対応して制御情
報及びスタータスを格納する記憶回路が設けられ、セレ
クタを介して時分割的に上記共通化されたプロトコル処
理部に接続され、対応する転送チャンネルのシリアルデ
ータの処理に用いられることを特徴とする請求項１又は
請求項２のシリアル通信制御装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3152962A JPH053496A (ja) | 1991-06-25 | 1991-06-25 | シリアル通信制御装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3152962A JPH053496A (ja) | 1991-06-25 | 1991-06-25 | シリアル通信制御装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH053496A true JPH053496A (ja) | 1993-01-08 |
Family
ID=15551966
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3152962A Pending JPH053496A (ja) | 1991-06-25 | 1991-06-25 | シリアル通信制御装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH053496A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20150003293A (ko) * | 2012-04-09 | 2015-01-08 | 에디컨 엔도-서저리 인코포레이티드 | 의료 장치용 직렬 통신 프로토콜 |
-
1991
- 1991-06-25 JP JP3152962A patent/JPH053496A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20150003293A (ko) * | 2012-04-09 | 2015-01-08 | 에디컨 엔도-서저리 인코포레이티드 | 의료 장치용 직렬 통신 프로토콜 |
| JP2015515331A (ja) * | 2012-04-09 | 2015-05-28 | エシコン・エンド−サージェリィ・インコーポレイテッドＥｔｈｉｃｏｎ Ｅｎｄｏ−Ｓｕｒｇｅｒｙ，Ｉｎｃ． | 医療用装置のためのシリアル通信プロトコル |
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