JPH05347738A

JPH05347738A - 画像信号処理装置

Info

Publication number: JPH05347738A
Application number: JP4154591A
Authority: JP
Inventors: Hiroyuki Iga; 弘幸伊賀; Masahiro Yamada; 雅弘山田
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1992-06-15
Filing date: 1992-06-15
Publication date: 1993-12-27

Abstract

(57)【要約】【目的】この発明は、デコードプログラムのＤＳＰデコ
ーダへの転送処理を他の信号処理と平行して行なうこと
で、選局からデコード処理完了までに要する時間を短縮
することができる画像信号処理装置を提供することを目
的としている。【構成】方式メモリ５５から第１の選択手段５１で選択
された画像データの方式判定結果を読み出し、該読み出
された方式判定結果に基づいてメモリ６０からプログラ
ムを読み出して、デコード手段５９に転送するように動
作するとともに、デコード手段５９によって第１の選択
手段５１で選択された画像データがデコード処理されて
いる状態で、第２の選択手段５０ａで選択された任意の
画像データを方式判定させ、該方式判定結果を方式メモ
リ５５に書き込ませるように動作する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は、ＤＳＰ（デジタル・
シグナル・プロセッサ）を用いてテレビジョン信号を再
生処理する画像信号処理装置に係り、特に複数の方式の
テレビジョン信号をコンポーネント信号に戻すデコード
処理を行なうものに関する。

【０００２】

【従来の技術】周知のように、近年では、放送衛星によ
って、ＮＴＳＣ方式のテレビジョン放送と同時に、ＭＵ
ＳＥ方式による高品位テレビジョン放送が行なわれてい
る。図８は、両放送方式のテレビジョン信号をそれぞれ
コンポーネント信号に戻すための従来の画像信号処理装
置を示している。すなわち、Ｕ／Ｖ（ＵＨＦ／ＶＨＦ）
アンテナ１１を介して、ＮＴＳＣ方式のテレビジョンＶ
ＳＢ変調信号がＵ／Ｖチューナ１２に入力されるととも
に、ＢＳ（ブロードキャスティング・サテライト）アン
テナ１３を介して、ＮＴＳＣ方式及びＭＵＳＥ方式のテ
レビジョンＦＭ変調信号がＢＳチューナ１４に入力され
ている状態において、まず、使用者が、図示しないリモ
ートコントロール操作部を操作して電源投入あるいは選
局動作を実行する。

【０００３】すると、このリモートコントロール操作部
から発信された操作情報は、受信部１５で受信されＩ／
Ｏ（入力／出力）ポート１６を介してＣＰＵ（中央演算
処理装置）１７に入力される。ＣＰＵ１７は、ＲＯＭ
（リード・オンリー・メモリ）１８に格納されたプログ
ラムに基づいて、ＲＡＭ（ランダム・アクセス・メモ
リ）１９を利用して、以下の処理を実行する。すなわ
ち、ＣＰＵ１７は、入力された操作情報から選局された
チャンネル番号ｎを読み出し、Ｉ／Ｏポート２０を介し
てチャンネル番号ｎの放送周波数に同調するように、Ｕ
／Ｖチューナ１２あるいはＢＳチューナ１４に設けられ
た図示しない局部発振器の周波数シンセサイザを制御す
る。

【０００４】Ｕ／Ｖチューナ１２及びＢＳチューナ１４
で選局されたテレビジョンＩＦ（中間周波）信号は、そ
れぞれＶＳＢ復調回路２１及びＦＭ復調回路２２に供給
されて復調される。ＶＳＢ復調回路２１で復調されたベ
ースバンド信号は、ＮＴＳＣ信号のみであり、セレクタ
２３の一方の入力端に供給される。ＦＭ復調回路２２で
復調されたベースバンド信号は、ＮＴＳＣ信号及びＭＵ
ＳＥ信号のいずれかであり、セレクタ２３の他方の入力
端，ＭＵＳＥデコーダ２４及びＭＵＳＥ同期再生回路２
５にそれぞれ供給される。

【０００５】ここで、チャンネル番号ｎは１〜８０まで
あり、チャンネル番号１〜６２がＵ／Ｖ信号で、チャン
ネル番号６３〜８０がＢＳ信号と定められているため、
ＣＰＵ１７は、チャンネル番号１〜６２が選局されたと
きはＶＳＢ復調回路２１の出力をＮＴＳＣデコーダ２６
及びＮＴＳＣ同期再生回路２７に導き、チャンネル番号
６３〜８０が選局されたときはＦＭ復調回路２２の出力
をＮＴＳＣデコーダ２６及びＮＴＳＣ同期再生回路２７
に導くように、Ｉ／Ｏポート２８を介してセレクタ２３
を制御している。

【０００６】そして、ＭＵＳＥデコーダ２４は、ＭＵＳ
Ｅ同期再生回路２５から与えられるクロック同期信号に
基づいて、ＭＵＳＥ信号をＮＴＳＣ走査基準（１フレー
ム５２５ラインの飛び越し走査）のコンポーネント信号
にデコード処理するように動作し、ＮＴＳＣデコーダ２
６は、ＮＴＳＣ同期再生回路２７から与えられるクロッ
ク同期信号に基づいて、ＮＴＳＣ信号をＮＴＳＣ走査基
準のコンポーネント信号にデコード処理するように動作
している。

【０００７】この場合、ＭＵＳＥ同期再生回路２５は、
ＭＵＳＥ信号が入力されたときにのみ動作して、ＭＵＳ
Ｅデコーダ２４が必要とするクロック同期信号を生成し
てＭＵＳＥデコーダ２４に出力するとともに、ＭＵＳＥ
信号に対して同期確立したことを示すＭＵＳＥ同期確立
信号をＩ／Ｏポート２９に出力する。ＮＴＳＣ同期再生
回路２７は、ＮＴＳＣ信号が入力されたときにのみ動作
して、ＮＴＳＣデコーダ２６が必要とするクロック同期
信号を生成してＮＴＳＣデコーダ２６に出力するととも
に、ＮＴＳＣ信号に対して同期確立したことを示すＮＴ
ＳＣ同期確立信号をＩ／Ｏポート２９に出力する。

【０００８】ＭＵＳＥ信号に対する同期確立信号の発生
は、例えば特開昭６１−２３９７３号公報等に記載され
た手段によって実現することができ、ＮＴＳＣ信号に対
する同期確立信号の発生は、例えばマルチカラーＩＣ
（集積回路）（ＴＡ８６５９ＡＮ）等によって実現され
る。

【０００９】そして、ＣＰＵ１７は、Ｉ／Ｏポート２９
にＭＵＳＥ同期確立信号及びＮＴＳＣ同期確立信号のい
ずれが供給されたかを見て、選局したテレビジョン信号
がＭＵＳＥ信号であるかＮＴＳＣ信号であるかの方式判
定を行ない、ＭＵＳＥ信号であるときは、ＭＵＳＥデコ
ーダ２４の出力が出力端子３０に得られるように、Ｉ／
Ｏポート３１を介してセレクタ３２を制御し、ＮＴＳＣ
信号であるときは、ＮＴＳＣデコーダ２６の出力が出力
端子３０に得られるように、Ｉ／Ｏポート３１を介して
セレクタ３２を制御する。

【００１０】図９は、上記の動作をまとめたフローチャ
ートである。すなわち、使用者が、ステップＳ１で、電
源投入あるいは選局動作を行なうと、ＣＰＵ１５は、ス
テップＳ２で、操作情報からチャンネル番号ｎを読み出
し、ステップＳ３で、チャンネル番号ｎに対応するよう
にＢＳチューナ１２の同調周波数を設定し、ステップＳ
４で、セレクタ２３を切り換え、ステップＳ５で、Ｉ／
Ｏポート２８の出力から方式判定を実行する。その後、
ＣＰＵ１５は、ステップＳ６で、方式判定結果に基づい
てセレクタ３２を制御し、ＭＵＳＥデコーダ２４の出力
及びＮＴＳＣデコーダ２６の出力のいずれかを選択し
て、ステップＳ７で、次の選局操作に備えての待機状態
となる。

【００１１】ところで、以上に述べた一連の処理に要す
る時間、つまり、選局操作されてからデコード処理が完
了するまでに要する時間は、通常７４０ｍｓ程度であ
る。この内訳は、図１０に示すように、まず、Ｕ／Ｖチ
ューナ１２あるいはＢＳチューナ１４が希望のチャンネ
ルの信号を選び出すＡＦＴ（オートマティック・ファイ
ン・チューニング）処理に２００ｍｓ程度を要する。次
に、ＲＦ（高周波）信号とＩＦ信号とのＡＧＣ（オート
マティック・ゲイン・コントロール）処理に、電界強度
によって１００ｍｓ〜１ｓ程度を要するが、図１０では
比較的電界の強いときの例として２００ｍｓとしてい
る。さらに、同期再生回路２５，２７が同期確立して方
式判定結果が得られるまでに２７０ｍｓ（約１６フィー
ルド）を要し、最後に、デコード処理に２フレーム程度
のメモリを使用するものとすると、７０ｍｓ（約４フィ
ールド）程度を要することになる。

【００１２】一方、現在では、ＬＳＩ（大規模集積回
路）技術の進歩によって、ＤＳＰの高機能化と低価格化
が進み、移動電話の復調後処理や音響装置の音場再現等
の音声の領域では、ＤＳＰを用いた音声処理が実用化さ
れている。音声信号の最高周波数ｆｓ（＝２０ｋＨｚ）
に比して、ＮＴＳＣ方式のテレビジョン信号の最高周波
数ｆｖ（＝４．２ＭＨｚ）は約２１０倍も高いが、テレ
ビジョン信号処理固有のＤＳＰの開発により、テレビジ
ョン信号のデコード処理にＤＳＰを利用することが考え
られてきている。

【００１３】図１１は、ＤＳＰを用いて複数の方式のテ
レビジョン信号をデコード処理するために、従来より考
えられている画像信号処理装置を示している。図８と同
一部分に同一符号を付して示すと、ＦＭ復調回路２２の
出力がセレクタ２３にのみ入力され、ＭＵＳＥデコーダ
２４及びＮＴＳＣデコーダ２６が１つのＤＳＰデコーダ
３３に置き代わり、セレクタ２３の出力がＤＳＰデコー
ダ３３，ＭＵＳＥ同期再生回路２５及びＮＴＳＣ同期再
生回路２７に供給され、セレクタ３２及びＩ／Ｏポート
３１が廃止され、ＤＳＰデコーダ３３に与えるプログラ
ムが格納されたプログラムＲＯＭ３４と、このプログラ
ムＲＯＭ３４に格納されたプログラムをＤＳＰデコーダ
３３に転送するＤＭＡ（ダイレクト・メモリ・アクセ
ス）制御回路３５とが追加された点が異なる。

【００１４】動作は、図１２のステップＳ８に示すよう
に、ステップＳ５における判定結果に基づいて、選局し
たテレビジョン信号がＭＵＳＥ信号であるときは、ＤＳ
Ｐデコーダ３３がＭＵＳＥ同期再生回路２５から与えら
れるクロック同期信号に基づいて、ＭＵＳＥ信号をＮＴ
ＳＣ走査基準のコンポーネント信号にデコード処理する
ためのＭＵＳＥデコードプログラムを、プログラムＲＯ
Ｍ３４から読み出してＤＳＰデコーダ３３に転送するよ
うにＣＰＵ１７がＤＭＡ制御回路３５を制御し、選局し
たテレビジョン信号がＮＴＳＣ信号であるときは、ＤＳ
Ｐデコーダ３３がＮＴＳＣ同期再生回路２７から与えら
れるクロック同期信号に基づいて、ＮＴＳＣ信号をＮＴ
ＳＣ走査基準のコンポーネント信号にデコード処理する
ためのＮＴＳＣデコードプログラムを、プログラムＲＯ
Ｍ３４から読み出してＤＳＰデコーダ３３に転送するよ
うにＣＰＵ１７がＤＭＡ制御回路３５を制御する。

【００１５】この場合、選局操作されてからデコード処
理が完了するまでに要する時間は、図１０に示した方式
判定処理とデコード処理との間に、図１３に示すよう
に、デコードプログラムをプログラムＲＯＭ３４からＤ
ＳＰデコーダ３３に転送するのに要する時間が加わった
ものとなる。このプログラム転送時間は、ＤＳＰデコー
ダ３３が処理する演算量に比例する。そこで、例えばＮ
ＴＳＣ方式のテレビジョン信号の最高周波数ｆｖと音声
信号の最高周波数ｆｓとの比の数、つまり、２１０個の
ＤＳＰの演算量からプログラム転送時間を見積もると、
現在、音声信号処理の分野で多用されているＤＳＰ（Ｄ
ＳＰ５６０００）が使用できる外部プログラム容量が最
大６４ｋバイトであり、１バイト転送に４０ｎｓの時間
を要するとすると、２１０×６４ｋ×４０ｎｓ＝０．５
４ｓかかることになる。

【００１６】このプログラム転送時間は、転送スピード
や実際の演算量等によって左右されるが、選局操作され
てからデコード処理が完了するまでの時間を確実に延ば
すことになる。すなわち、複数の方式のテレビジョン信
号をコンポーネント信号に戻すためのデコード処理にプ
ログラマブルなＤＳＰを用いることは、１つのＤＳＰデ
コーダ３３で複数の方式に対応することが可能で、構成
上及び経済上有利になるという利点を有する反面、複数
の方式に対応したデコードプログラムをＤＳＰデコーダ
３３に転送するための時間を必要とすることから、選局
からデコード処理完了までの時間が長くなるという問題
を抱えることになる。そして、この問題は、今後、高画
質化や放送プログラムの多様化のために、デジタル放送
等の新しい放送方式に対応する場合に、さらに深刻なも
のとなる。

【００１７】

【発明が解決しようとする課題】以上のように、ＤＳＰ
を用いて複数の方式のテレビジョン信号をデコード処理
するために、従来より考えられている画像信号処理装置
では、デコードプログラムをＤＳＰデコーダに転送する
ための時間が必要であり、選局からデコード処理完了ま
でに要する時間が長くなるという問題を有している。

【００１８】そこで、この発明は上記事情を考慮してな
されたもので、デコードプログラムのＤＳＰデコーダへ
の転送処理を他の信号処理と平行して行なうことで、選
局からデコード処理完了までに要する時間を短縮するこ
とができる極めて良好な画像信号処理装置を提供するこ
とを目的とする。

【００１９】

【課題を解決するための手段】この発明に係る画像信号
処理装置は、互いに方式の異なる複数の画像データの中
から任意の画像データを選択する第１の選択手段と、こ
の第１の選択手段で選択された画像データを外部から与
えられるプログラムに基づいてデコード処理するデコー
ド手段と、このデコード手段に複数の画像データをそれ
ぞれデコード処理させるための複数のプログラムが格納
されたメモリと、第１の選択手段とは無関係に複数の画
像データの中から任意の画像データを選択する第２の選
択手段と、この第２の選択手段で選択された画像データ
の方式を判定する判定手段と、この判定手段による方式
判定結果を画像データに対応させて記録する方式メモリ
と、この方式メモリから第１の選択手段で選択された画
像データの方式判定結果を読み出し、該読み出された方
式判定結果に基づいてメモリからプログラムを読み出し
デコード手段に転送する転送手段と、デコード手段によ
って第１の選択手段で選択された画像データがデコード
処理されている状態で、第２の選択手段で選択された任
意の画像データを判定手段によって方式判定させ、該方
式判定結果を方式メモリに書き込ませる制御手段とを備
えるようにしたものである。

【００２０】

【作用】上記のような構成によれば、第１の選択手段に
より画像データが選択された状態で、該画像データの方
式判定結果を方式メモリから読み出すことで、方式判定
処理を待たずに対応するプログラムをデコード手段に転
送することができる、つまり、他の信号処理と平行して
デコード手段へのプログラム転送処理が行なえるので、
選局からデコード処理完了までに要する時間を短縮する
ことができる。また、第１の選択手段で選択された画像
データがデコード処理されている状態で、第２の選択手
段で選択された任意の画像データを判定手段によって方
式判定させ、該方式判定結果を方式メモリに書き込ませ
るようにしたので、初めて選択する画像データに対して
も方式判定処理を待たずに方式メモリに格納された方式
データに基づいて、対応するプログラムをデコード手段
に転送することができ、選局からデコード処理完了まで
に要する時間を短縮することができるようになる。

【００２１】

【実施例】以下、この発明の一実施例について図面を参
照して詳細に説明する。図１において、ＮＴＳＣ方式，
ＰＡＬ方式あるいはＳＥＣＡＭ方式等の現行方式のテレ
ビジョンＶＳＢ変調信号と、デジタル方式のテレビジョ
ンＱＡＭ変調信号とが、Ｕ／Ｖアンテナ３６を介して２
つのＵ／Ｖチューナ３７，３８にそれぞれ供給されてい
る。なお、デジタル方式のテレビジョンＱＡＭ変調信号
に関しては、例えばWoo Paik, “DIGICIPHER ALL Digit
al, Channel Compatible HDTV Broadcast System, ”IE
EE, Trans on BC, Vol.36, No.4, Dec.1990 に開示され
ている。また、現行方式及びＭＵＳＥ方式のテレビジョ
ンＦＭ変調信号が、ＢＳアンテナ３９を介してＢＳチュ
ーナ４０に入力されている。さらに、外部ベースバンド
信号が、２つの入力端子４１，４２を介して入力される
ようになっている。

【００２２】以上のような状態において、図２及び図３
に示すフローチャートを参照して説明する。まず、ステ
ップＳ９で、使用者が、図示しないリモートコントロー
ル操作部を操作して電源投入あるいは選局動作を実行す
る。すると、このリモートコントロール操作部から発信
された操作情報は、受信部４３で受信されＩ／Ｏポート
４４を介してＣＰＵ４５に入力される。ＣＰＵ４５は、
ＲＯＭ４６に格納されたプログラムに基づいて、ＲＡＭ
４７を利用して、以下の処理を実行する。

【００２３】すなわち、ＣＰＵ４５は、ステップＳ１０
で、上記操作情報から指定された入力経路ｎと選局され
たチャンネル番号ｍとを読み出す。図４は、入力経路ｎ
の内容と対応するチャンネル番号ｍの範囲との関係を示
している。そして、ＣＰＵ４５は、ステップＳ１１で、
指定された入力経路ｎが１〜３のいずれかのときは、Ｉ
／Ｏポート４８を介してチャンネル番号ｍの放送周波数
に同調するように、Ｕ／Ｖチューナ３７，３８あるいは
ＢＳチューナ４０に設けられた図示しない局部発振器の
周波数シンセサイザを制御する。この場合、Ｕ／Ｖチュ
ーナ３７で選局された現行方式ＶＳＢテレビジョン信号
は、ＶＳＢ復調回路４９で現行方式ベースバンド信号に
復調された後、方式判定回路５０の入力セレクタ５０ａ
に供給されるとともに、セレクタ５１に供給される。

【００２４】また、Ｕ／Ｖチューナ３８で選局されたデ
ジタル方式ＱＡＭテレビジョン信号は、ＱＡＭ復調回路
５２でデジタル方式ベースバンド信号に復調された後、
方式判定回路５０の入力セレクタ５０ａに供給されると
ともに、セレクタ５１に供給される。さらに、ＢＳチュ
ーナ４０で選局されたＦＭテレビジョン信号は、ＦＭ復
調回路５３で現行方式あるいはＭＵＳＥ方式ベースバン
ド信号に復調された後、方式判定回路５０の入力セレク
タ５０ａに供給されるとともに、セレクタ５１に供給さ
れる。なお、入力端子４１，４２に供給された外部ベー
スバンド信号も、方式判定回路５０の入力セレクタ５０
ａに供給されるとともに、セレクタ５１に供給される。

【００２５】そして、ＣＰＵ４５は、ステップＳ１２
で、方式判定回路５０の入力セレクタ５０ａ及びセレク
タ５１に対し、それぞれ方式判定回路５０のＩ／Ｏポー
ト５０ｂ及びＩ／Ｏポート５４を介して、前記操作情報
で指定された入力経路ｎの信号を選択するように制御す
る。その後、ＣＰＵ４５は、ステップＳ１３で、方式メ
モリ５５から入力経路ｎとチャンネル番号ｍとに対応す
る方式データＭn,m を読み出して、ＣＰＵ４５に内蔵さ
れた図示しない内部レジスタにセットする。この方式メ
モリ５５には、入力経路ｎ及びチャンネル番号ｍとその
方式データＭn,mとが対応して格納されている。

【００２６】つまり、図５に示すように、方式メモリ５
５には、そのアドレス１〜６２に入力経路１に対してチ
ャンネル番号１〜６２に対応する各方式データＭ1,1 〜
Ｍ1,62，アドレス６３〜１４４に入力経路２に対してチ
ャンネル番号１〜６２に対応する各方式データＭ2,1 〜
Ｍ2,62，アドレス１４５〜１６２に入力経路３に対して
チャンネル番号１〜１８に対応する各方式データＭ3,1
〜Ｍ3,18，アドレス１６３に入力経路４に対してチャン
ネル番号１に対応する方式データＭ4,1 ，アドレス１６
４に入力経路５に対してチャンネル番号１に対応する方
式データＭ5,1がそれぞれ書き込まれるようになってお
り、入力経路ｎとチャンネル番号ｍとが指定されればそ
の方式データＭn,m を容易に検索可能となっている。

【００２７】これら方式データＭn,m は、０，１，２，
３，４，５（いずれも１６進）の６種類があり、０がＮ
ＴＳＣ方式，１がＰＡＬ方式，２がＳＥＣＡＭ方式，３
がＭＵＳＥ方式，４がデジタル伝送，５が無信号を表わ
している。その後、ＣＰＵ４５は、ステップＳ１４で、
方式レジスタにセットされた方式データＭn,m が５（１
６進）であるか否かつまり無信号であるか否かを判別
し、無信号（ＹＥＳ）であれば、ステップＳ１５で、方
式判定回路５０から方式判定結果が得られるまで約１６
フィールド分の時間（約２７０ｍｓ）を待つ。

【００２８】ここで、方式判定回路５０は、ＣＰＵ４５
からの指令がＩ／Ｏポート５０ｂを介して供給されるこ
とにより、各入力経路ｎからの５つのベースバンド信号
を選択する前記入力セレクタ５０ａと、この入力セレク
タ５０ａで選択されたベースバンド信号が入力される２
つの検出回路５０ｃ，５０ｄと、これら検出回路５０
ｃ，５０ｄとＣＰＵ４５とのインターフェースとなるＩ
／Ｏポート５０ｅ，５０ｆとから構成されている。

【００２９】このうち、検出回路５０ｄは、入力された
ベースバンド信号が現行放送方式であるＮＴＳＣ，ＰＡ
Ｌ，ＳＥＣＡＭのいずれであるかを判定する公知のもの
で、その方式判定結果がＩ／Ｏポート５０ｆを介してＣ
ＰＵ４５に読み出される。また、検出回路５０ｃは、入
力されたベースバンド信号がＭＵＳＥ信号かデジタル信
号かを判定するもので、その方式判定結果がＩ／Ｏポー
ト５０ｅを介してＣＰＵ４５に読み出される。

【００３０】図６は、上記検出回路５０ｃの構成を示し
ている。すなわち、ＭＵＳＥ信号を検出する場合には、
公知のＮＣＯ（Numerical Controlled Oscillator ）５
６ａが１６．２ＭＨｚの繰り返し周波数を持つ鋸波を発
生するように、ＣＰＵ４５から接続端子５６ｂ及びＩ／
Ｏポート５０ｅを介してＮＣＯ５６ａの初期値が設定さ
れる。また、デジタル信号を検出する場合には、ＮＣＯ
５６ａが４．８６ＭＨｚの繰り返し周波数を持つ鋸波を
発生するように、ＣＰＵ４５から接続端子５６ｂ及びＩ
／Ｏポート５０ｅを介してＮＣＯ５６ａの初期値が設定
される。

【００３１】ＮＣＯ５６ａから出力された鋸波は、ＮＣ
Ｏ５６ａの動作クロックをクロックとするＤ／Ａ（デジ
タル／アナログ）変換回路５６ｃによってアナログ波形
に変換される。このアナログ波形となった鋸波は、１
６．２ＭＨｚ成分を通過させるＢＰＦ（バンド・パス・
フィルタ）５６ｄと、４．８６ＭＨｚ成分を通過させる
ＢＰＦ５６ｅとにそれぞれ供給される。そして、これら
ＢＰＦ５６ｄ，５６ｅを通過した正弦波状の信号は、そ
れぞれコンパレータ５６ｆ，５６ｇによって２値信号に
変換された後、セレクタ５６ｈに供給される。

【００３２】セレクタ５６ｈは、ＣＰＵ４５からの指令
が接続端子５６ｂ及びＩ／Ｏポート５０ｅを介して供給
されることにより、コンパレータ５６ｆ，５６ｇの出力
の一方を選択し、入力端子５６ｉに供給される入力セレ
クタ５０ａで選択されたベースバンド信号をデジタル化
するＡ／Ｄ（アナログ／デジタル）変換回路５６ｊに、
クロックＣＫとして与える。そして、Ａ／Ｄ変換回路５
６ｊで離散値化されたベースバンド信号は、シンクシー
ケンス検出回路５６ｋとフレームパルス検出回路５６ｌ
とにそれぞれ供給される。

【００３３】フレームパルス検出回路５６ｌは、先に述
べた特開昭６１−２３９７３号公報により公知であり、
シンクシーケンス検出回路５６ｋも、所定形状のデジタ
ルシーケンスを検出するものであるから、ラッチ回路と
比較回路とを組み合わせる公知技術で実現することがで
きる。そして、シンクシーケンス検出回路５６ｋ及びフ
レームパルス検出回路５６ｌの出力は、ＭＵＳＥ信号と
デジタル信号との方式判定結果として、Ｉ／Ｏポート５
０ｅに供給されている。このため、ＣＰＵ４５がＮＣＯ
５６ａとセレクタ５６ｈとを制御した後、所定時間例え
ば１６フィールド軽籠にＩ／Ｏポート５０ｅから得られ
る結果を見ることによって、ＭＵＳＥ信号かデジタル信
号かを判定することができる。なお、ＣＰＵ４５は、両
検出回路５０ｃ，５０ｄから判定結果が得られないとき
無信号と判定する。

【００３４】そして、先のステップＳ１５で、方式判定
回路５０から方式判定結果が得られるまで約１６フィー
ルド分の時間待った後、ＣＰＵ４５は、ステップＳ１６
で、方式判定回路５０から方式判定結果を読み出し、ス
テップＳ１７で、その方式判定結果［０，１，２，３，
４，５（いずれも１６進）のいずれか］を、入力経路ｎ
及びチャンネル番号ｍで決まる方式メモリ５５の所定ア
ドレスに方式データＭn,m として書き込んで、ステップ
Ｓ１４の処理に戻される。

【００３５】また、ＣＰＵ４５は、ステップＳ１４で、
方式レジスタにセットされた方式データＭn,m が５（１
６進）でない（ＮＯ）と判定された場合、ステップＳ１
８で、各種の放送方式に対応してＲＯＭ４６に格納され
ている複数の同期用データの中から、方式レジスタにセ
ットされた方式データＭn,m に対応した同期用データを
読み出し、Ｉ／Ｏポート５７を介して同期再生回路５８
に送出する。この同期再生回路５８は、ＮＣＯ，分周回
路，リセット回路，放送方式に対応した位相比較器やタ
イミング信号発生回路等で実現できる公知のもので、同
期用データは、ＮＣＯの設定値，位相比較器の選択，分
周回路の分周数の設定値，タイミング信号発生器の選択
等に供される。同期再生回路５８は、一般に数フィール
ド分の時間で同期確立が行なわれ、クロック，同期，タ
イミング等の各種信号がＤＳＰデコーダ５９に送出され
る。

【００３６】その後、ＣＰＵ４５は、ステップＳ１９
で、セレクタ５１を介してＤＳＰデコーダ５９に供給さ
れているベースバンド信号の放送方式に対応したデコー
ドプログラムを、プログラムＲＯＭ６０から読み出して
ＤＳＰデコーダ５９に転送させるようにＤＭＡ制御回路
６１を制御し、ＤＳＰデコーダ５９にデコード処理を開
始させる。

【００３７】次に、ＣＰＵ４５は、ステップＳ２０で、
方式判定回路５０から方式判定結果が得られるまでの約
１６フィールド分の時間を待ってから、ステップＳ２１
で、方式判定回路５０から方式判定結果を読み出し、ス
テップＳ２２で、その方式判定結果［０，１，２，３，
４，５（いずれも１６進）のいずれか］を、入力経路ｎ
及びチャンネル番号ｍで決まる方式メモリ５５の所定ア
ドレスに方式データＭn,m として書き込む。

【００３８】その後、ＣＰＵ４５は、ステップＳ２３
で、方式メモリ５５に書き込まれた方式データＭn,m
と、ステップＳ１３で方式レジスタにセットされた方式
データＭn,m とが一致しているか否かを判別し、一致し
ていなければ（ＮＯ）、ステップＳ２４で、ステップＳ
２２で方式メモリ５５に書き込んだ方式データＭn,m を
方式レジスタにセットして、ステップＳ１４の処理に戻
される。

【００３９】また、ステップＳ２３で、方式メモリ５５
に書き込まれた方式データＭn,m と、ステップＳ１３で
方式レジスタにセットされた方式データＭn,m とが一致
している（ＹＥＳ）と判別された場合、ＣＰＵ４５は、
他の入力経路ｎに入力されているベースバンド信号の方
式判定を実行する。すなわち、ＣＰＵ４５は、ステップ
Ｓ２５で、方式判定回路５０の入力セレクタ５０ａが現
在選択している入力経路ｎの次の入力経路、つまり、現
在選択している入力経路番号に＋１した入力経路ｎを選
択するように制御する。

【００４０】この場合、新たに選択された入力経路ｎが
１，２，３のいずれかのときには、チャンネル番号ｍは
１に初期設定される。ただし、現在ＤＳＰデコーダ５９
でデコード処理している入力経路ｎに戻るときは、デコ
ード処理しているチャンネル番号ｍに設定される。さら
に、入力経路ｎの最大値は５であるため、５の次は１に
戻るように制御される。

【００４１】次に、ＣＰＵ４５は、ステップＳ２６で、
入力経路ｎが１，２，３のいずれかのときは、Ｉ／Ｏポ
ート４８を介してチャンネル番号ｍ（今の場合１）の放
送周波数に同調するように、Ｕ／Ｖチューナ３７，３８
あるいはＢＳチューナ４０の同調周波数を設定する。た
図示しない局部発振器の周波数シンセサイザを制御す
る。そして、ＣＰＵ４５は、ステップＳ２７で、方式判
定回路５０から方式判定結果が得られるまでの約１６フ
ィールド分の時間を待ってから、ステップＳ２８で、方
式判定回路５０から方式判定結果を読み出し、ステップ
Ｓ２９で、その方式判定結果［０，１，２，３，４，５
（いずれも１６進）のいずれか］を、入力経路ｎ及びチ
ャンネル番号ｍで決まる方式メモリ５５の所定アドレス
に方式データＭn,m として書き込む。

【００４２】その後、ＣＰＵ４５は、ステップＳ３０
で、現在デコード処理している入力経路ｎとチャンネル
番号ｍの方式判定結果が得られたか否かを判別し、得ら
れた場合（ＹＥＳ）、ステップＳ３１で、方式メモリ５
５に書き込まれた方式データＭn,m と、ステップＳ１３
で方式レジスタにセットされた方式データＭn,m とが一
致しているか否かを判別し、一致していれば（ＹＥ
Ｓ）、ステップＳ２５の処理に戻され、一致していなけ
れば（ＮＯ）、ステップＳ３２で、ステップＳ２９で方
式メモリ５５に書き込んだ方式データＭn,m を方式レジ
スタにセットして、ステップＳ１４の処理に戻される。

【００４３】また、ステップＳ３０で、現在デコード処
理している入力経路ｎとチャンネル番号ｍの方式判定結
果が得られない場合（ＮＯ）、ＣＰＵ４５は、ステップ
Ｓ３３で、その入力経路ｎの最後のチャンネル番号ｍで
あるか否かを判別し、最後のチャンネル番号ｍであれば
（ＹＥＳ）、ステップＳ２５の処理に戻され、最後のチ
ャンネル番号ｍでなければ（ＮＯ）、ステップＳ３４
で、チャンネル番号ｍを＋１してステップＳ２６の処理
に戻される。

【００４４】したがって、上記実施例のような構成によ
れば、１度選局されて方式判定された入力経路ｎのチャ
ンネルｍは、その方式データＭn,m が方式メモリ５５に
書き込まれるので、次に同じ入力経路ｎのチャンネルｍ
が選局された場合、方式判定処理を待たずに方式メモリ
５５に格納された方式データＭn,m に基づいて、対応す
るデコードプログラムをＤＳＰデコーダ５９に転送する
ことができる。つまり、図７に示すように、ＡＦＴ処
理，ＡＧＣ処理及び方式判定処理と平行して、ＤＳＰデ
コーダ５９へのデコードプログラム転送処理が行なえる
ので、選局からデコード処理完了までに要する時間を短
縮することができるようになる。

【００４５】また、ステップＳ２３において、ステップ
Ｓ１３で方式メモリ５５から読み出されて方式レジスタ
にセットされた方式データＭn,m と、ステップＳ２０〜
Ｓ２２で新たに方式判定されて方式メモリ５５に書き込
まれた方式データＭn,m とが一致しているか否かを判別
し、一致していない場合、新たに方式メモリ５５に書き
込まれた方式データＭn,m を方式レジスタにセットして
デコードプログラムの転送に供させるようにしたので、
既に方式データＭn,m が方式メモリ５５に格納されてい
る入力経路ｎのチャンネルｍの方式が変更になった場合
でも、問題なく対応することができる。

【００４６】さらに、同期再生回路５８とは別個に方式
判定回路５０を備え、ステップＳ２５／Ｓ３４の処理に
より、デコード処理と平行してデコード処理していない
入力経路ｎのチャンネルｍの方式を順次判定して、その
方式データＭn,m を方式メモリ５５に書き込むようにし
たので、初めて選局する入力経路ｎのチャンネルｍに対
しても方式判定処理を待たずに方式メモリ５５に格納さ
れた方式データＭn,mに基づいて、対応するデコードプ
ログラムをＤＳＰデコーダ５９に転送することができ、
選局からデコード処理完了までに要する時間を短縮する
ことができるようになる。なお、この発明は上記実施例
に限定されるものではなく、この外その要旨を逸脱しな
い範囲で種々変形して実施することができる。

【００４７】

【発明の効果】以上詳述したようにこの発明によれば、
デコードプログラムのＤＳＰデコーダへの転送処理を他
の信号処理と平行して行なうことで、選局からデコード
処理完了までに要する時間を短縮することができる極め
て良好な画像信号処理装置を提供することができる。

【図面の簡単な説明】

【図１】この発明に係る画像信号処理装置の一実施例を
示すブロック構成図。

【図２】同実施例の動作を説明するためのフローチャー
ト。

【図３】同実施例の動作を説明するためのフローチャー
ト。

【図４】同実施例の入力経路ｎとチャンネル番号ｍとの
関係を示す図。

【図５】同実施例の方式メモリのアドレスマップを示す
図。

【図６】同実施例の検出回路の詳細を示すブロック構成
図。

【図７】同実施例の動作に要する時間を説明するための
図。

【図８】従来の画像信号処理装置を示すブロック構成
図。

【図９】同従来装置の動作を説明するためのフローチャ
ート。

【図１０】同従来装置の動作に要する時間を説明するた
めの図。

【図１１】ＤＳＰを用いた従来の画像信号処理装置を示
すブロック構成図。

【図１２】同従来装置の動作を説明するためのフローチ
ャート。

【図１３】同従来装置の動作に要する時間を説明するた
めの図。

【符号の説明】

１１…Ｕ／Ｖアンテナ、１２…Ｕ／Ｖチューナ、１３…
ＢＳアンテナ、１４…ＢＳチューナ、１５…受信部、１
６…Ｉ／Ｏポート、１７…ＣＰＵ、１８…ＲＯＭ、１９
…ＲＡＭ、２０…Ｉ／Ｏポート、２１…ＶＳＢ復調回
路、２２…ＦＭ復調回路、２３…セレクタ、２４…ＭＵ
ＳＥデコーダ、２５…ＭＵＳＥ同期再生回路、２６…Ｎ
ＴＳＣデコーダ、２７…ＮＴＳＣ同期再生回路、２８，
２９…Ｉ／Ｏポート、３０…出力端子、３１…Ｉ／Ｏポ
ート、３２…セレクタ、３３…ＤＳＰデコーダ、３４…
プログラムＲＯＭ、３５…ＤＭＡ制御回路、３６…Ｕ／
Ｖアンテナ、３７，３８…Ｕ／Ｖチューナ、３９…ＢＳ
アンテナ、４０…ＢＳチューナ、４１，４２…入力端
子、４３…受信部、４４…Ｉ／Ｏポート、４５…ＣＰ
Ｕ、４６…ＲＯＭ、４７…ＲＡＭ、４８…Ｉ／Ｏポー
ト、４９…ＶＳＢ復調回路、５０…方式判定回路、５１
…セレクタ、５２…ＱＡＭ復調回路、５３…ＦＭ復調回
路、５４…Ｉ／Ｏポート、５５…方式メモリ、５７…Ｉ
／Ｏポート、５８…同期再生回路、５９…ＤＳＰデコー
ダ、６０…プログラムＲＯＭ、６１…ＤＭＡ制御回路。

Claims

【特許請求の範囲】

【請求項１】互いに方式の異なる複数の画像データの
中から任意の画像データを選択する第１の選択手段と、
この第１の選択手段で選択された画像データを外部から
与えられるプログラムに基づいてデコード処理するデコ
ード手段と、このデコード手段に前記複数の画像データ
をそれぞれデコード処理させるための複数のプログラム
が格納されたメモリと、前記第１の選択手段とは無関係
に前記複数の画像データの中から任意の画像データを選
択する第２の選択手段と、この第２の選択手段で選択さ
れた画像データの方式を判定する判定手段と、この判定
手段による方式判定結果を画像データに対応させて記録
する方式メモリと、この方式メモリから前記第１の選択
手段で選択された画像データの方式判定結果を読み出
し、該読み出された方式判定結果に基づいて前記メモリ
からプログラムを読み出し前記デコード手段に転送する
転送手段と、前記デコード手段によって前記第１の選択
手段で選択された画像データがデコード処理されている
状態で、前記第２の選択手段で選択された任意の画像デ
ータを前記判定手段によって方式判定させ、該方式判定
結果を前記方式メモリに書き込ませる制御手段とを具備
してなることを特徴とする画像信号処理装置