JPH05342059A - マイクロプロセッサの異常監視方法及びその実現回路 - Google Patents

Abstract

(57)【要約】 【目的】 簡単な構成のウォッチドッグ・タイマ回路を
提供する。 【構成】 ＣＰＵ１より出力される第一及び第二の指令
信号の出力間隔の許容上限時間が規定された第一のタイ
マ回路１５と、これら指令信号の繰返周期の異常下限時
間が規定された第二のタイマ回路１７と、指令信号の繰
返周期の許容上限時間が規定された第三のタイマ回路１
８とを図示のように縦続し、第一の指令信号出力時に起
動する第一タイマ回路１５のタイムアップ前に第二の指
令信号が出力されたときにイネーブル信号ｈを出力して
第二のタイマ回路１７を起動し、この第二のタイマ回路
１７の出力に基づいて第三のタイマ回路１８を起動して
ＣＰＵ１の正常状態を表す信号を出力するとともに、次
の周期のイネーブル信号ｈ出力時点で第二のタイマ回路
１７の規定時間が満了しているときは第二のタイマ回路
１７を再起動して第三のタイマ回路１８の規定時間を更
新する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、マイクロプロセッサの
異常監視方法に係り、特に、ソフトウェアの暴走を監視
するためのウォッチドッグ・タイマ機能に関する。

【０００２】

【従来の技術】コンピュータ装置のソフトウェア実行を
監視する手段として、従来よりウォッチドッグ・タイマ
回路（以下ＷＤＴ回路と略称する）が用いられている。

【０００３】この回路は、ハードウェアで用意されたデ
ジタル式あるいはアナログ式のリトリガラブル・タイマ
回路に対し、ソフトウェアの実行時に一定周期のリトリ
ガ・パルスを生成して与えることによって、プログラム
の正常実行時はタイムアウトが発生しないようにしてお
き、ノイズ等の原因でプロセッサが異常動作を起こした
場合には、プログラムが暴走してこの一定周期のリトリ
ガ・パルスの生成が行われなくなることが多いことを利
用して、タイマ回路にタイムアウトを発生させ、異常を
検知するというものである。

【０００４】図７は従来のＷＤＴ回路の構成図、図８は
その応用方法を示すフローチャート、図９は図７に示す
回路の動作タイミングチャートである。

【０００５】図７に於いて、１は監視対象となるマイク
ロプロセッサ（以下ＣＰＵと称する）、７０はＷＤＴ回
路、ａはＣＰＵ１の出力するアドレス信号線束、ｂはＣ
ＰＵ１がデータ書込時に出力するライト信号である。ま
た、７１はＣＰＵ１の出力するアドレスをデコードして
予め定められた値を検出するとセレクト信号ｃを出力す
るアドレスデコード回路である。更に、７２はアドレス
デコード条件とＣＰＵ１のライト条件とのＡＮＤ条件を
とるＡＮＤ回路、ｋはその出力信号（トリガ信号）であ
る。７３はトリガ信号ｋによってトリガ／リトリガされ
るデジタルまたはアナログ式のタイマ回路、ｊはタイマ
回路７３の出力であり、異常検出結果を外部回路及びＣ
ＰＵ１に通知するためのタイムアウト信号である。

【０００６】次に、図７の回路の動作について、図８，
図９を用いて説明する。

【０００７】図７に示す構成のＷＤＴ回路を利用する場
合、一般の制御プログラムは、概ね図８に示すような処
理フローを採るのが普通である。図８中、(a)で示すル
ープがバックグランド処理であり、通常実行すべき一般
処理がない場合には、このループを絶えず巡回してい
る。この処理内で、ポーリングや割り込み抽出等によっ
て、実行すべき別処理が検出された場合には、(b)に示
す一般処理部分が実行される。ここで、(a)のループ内
に、(c)に示すＷＤＴ回路のトリガ処理を挿入しておく
と、ある一定時間以内に必ずこのトリガ処理を実行する
ことができる。タイマ回路７３には、この処理における
リトリガの時間間隔よりも十分に長い時定数を与えてお
き、リトリガが何等かの原因で時定数以内に発生しなく
なった場合に、タイムアウト信号ｊを発生するよう調整
する。

【０００８】この場合、ＣＰＵ１が正常なプログラム実
行を続ける限り、ある一定時間間隔内に必ずタイマ回路
７３のリトリガがかけられるために、タイマ回路７３の
出力信号ｊがアサートされることはない。図９のＡ部
は、この様子を示している。

【０００９】ところが、該ＣＰＵ１の実行が外来ノイズ
他何等かの影響で通常の処理フローから逸脱し、正常な
実行が行えなくなった場合には、図８の(c)に示すリト
リガ処理を行えなくなる確率が高い。この場合には、リ
トリガ信号が予め設定された時定数時間を越えて発生し
なくなるため、タイマ回路７３はタイムアップして、タ
イムアウト信号ｊを発生する。図９のＢ部は、この様子
を示している。

【００１０】

【発明が解決しようとする課題】上記従来のＷＤＴ回路
７０は、ソフトウェアによって一定間隔でリトリガをか
けることを前提としており、プログラム実行が暴走して
トリガ処理を含むループから逸脱してしまった場合にこ
れを検出するものである。

【００１１】ところが、ＣＰＵ１のプログラム実行を正
常に行えなくなった場合の動作については、全く予測が
つかないものであり、ある確率で、図８の処理フローか
ら逸脱して他の異常ループ、例えば「リトリガを発生す
る命令を一定周期以内に実行する別のループ」に飛び込
み、永久ループを形成してしまうこともあり得る。この
様子を図１０右側のフローチャートに示す。

【００１２】この場合には、プログラム実行が暴走して
いるにも拘わらず、ＷＤＴ回路７０ではこの異常を検出
することができない。

【００１３】このように、従来の方式によるＷＤＴ回路
７０では、ある確率で異常検出漏れがあることが知られ
ており、これを改善して、異常検出漏れの確率をより低
くすることが試みられている。

【００１４】例えば、図７の構成に係るＷＤＴ回路７０
では、ＣＰＵ１の出力するアドレスだけをデコードする
ものとしていたが、これにデータの条件も加えて「特定
のアドレスに対して特定のデータを書き込んだ場合に限
ってリトリガ信号を生成する」という条件に変更すれ
ば、異常の検出漏れの確率は、データのビット数に相乗
的に反比例して低下する。また、図１１に示すように、
二組のアドレスデコーダ回路８１，８４及びＡＮＤ回路
８２，８５を設けるとともに、タイマ回路８３の前段に
ＲＳフリップ・フロップ回路８６を設け、各ＡＮＤ回路
８２，８５の出力信号ｅ，ｆをこのＲＳフリップ・フロ
ップ８６に入力してその出力をタイマ回路８３へのリト
リガ信号ｌとすることも提案されている。特公平第３−
４６８５４号公報には、このフリップ・フロップ回路８
６のセット処理とリセット処理とを別の命令で実行する
ようにして、リトリガ・パルスを２挙動で生成し、異常
検出漏れの確率をより低下させる例が記載されている。

【００１５】また、この公告公報には、トリガ信号の発
生間隔が短すぎる場合と長すぎる場合を検出して異常を
検出する手法が記載されており、特にトリガ操作の発生
間隔が短すぎる場合を検出できる点で有効な手段となっ
ている。

【００１６】ところが、この公告公報記載の例では、Ｒ
Ｓフリップ・フロップ回路８６のセット操作及びリセッ
ト操作をペアで行う周期が短すぎたり長すぎたりするこ
とを検出できるが、セット操作が行われてからリセット
操作が行われるまでの間隔を監視していない。このた
め、何等かの異常により、セット操作からリセット操作
までの処理が長引き、しかもこれらペアの操作の繰り返
し周期が一定時間に繰り返される場合には、これを異常
として捉えることができない問題があった。図１２はこ
の場合を図示したものであり、この例では、セット操作
とリセット操作が繰り返して実行される周期をＴ、これ
ら操作が正常に行われている場合の時間間隔をτ、異常
に伸びてしまった場合の間隔をτ’として表している。

【００１７】また、この公告公報には、トリガ信号の発
生間隔が短すぎる場合と長すぎる場合をカウンタを利用
して検出する例が示されている。この例は、完全なディ
ジタル化が図れるという面では有効であるが、ハードウ
ェア量が比較的大きくなり、また、システムのクロック
が停止してしまった場合には、これを異常として検出で
きないという欠点があった。

【００１８】本発明は、かかる背景の下になされたもの
で、その目的とするところは、システムクロックの停止
に拘わらず、簡単なハードウエアによりＣＰＵの異常監
視を行い得る方法を提供することにある。

【００１９】本発明の他の目的は、上記方法を実現すＷ
ＤＴ回路を提供することにある。

【００２０】

【課題を解決するための手段】本発明では、第一及び第
二の指令信号をこの順に所定間隔で繰り返し出力するＣ
ＰＵの異常監視方法において、連続する第一及び第二の
指令信号の出力間隔の許容上限時間が規定された第一の
タイマ回路と、前記指令信号の繰返周期の異常下限時間
が規定された第二のタイマ回路と、前記指令信号の繰返
周期の許容上限時間が規定された第三のタイマ回路とを
少なくともこの順に縦続し、前記ＣＰＵが第一の指令信
号を出力した時点で第一のタイマ回路を起動し、その起
動中に第二の指令信号が出力されたときにイネーブル信
号を出力して第二のタイマ回路の起動を許容し、更に、
この第二のタイマ回路の出力に基づいて第三のタイマ回
路を起動してＣＰＵの正常状態を表す信号を出力すると
ともに、次の周期のイネーブル信号出力時点で第二のタ
イマ回路の規定時間が満了しているときは第二のタイマ
回路を再起動して第三のタイマ回路の規定時間を更新す
るようにした。

【００２１】この方法はＷＤＴ回路を以下の構成にする
ことで実現可能となる。

【００２２】即ち、前記第一の指令信号の出力タイミン
グに同期した第一のパルス信号を生成する第一のパルス
生成手段と、前記第二の指令信号の出力タイミングに同
期した第二のパルス信号を生成する第二のパルス生成手
段と、第一のパルス信号により起動し、連続する第一及
び第二の指令信号の出力間隔の許容上限時間が規定され
た第一のタイマ回路と、第一のタイマ回路の起動中に第
二のパルス信号が入力されたときにイネーブル信号を出
力する第三のパルス生成手段と、このイネーブル信号の
入力により起動し、予め規定された前記指令信号の繰返
周期の異常下限時間経過後に次のイネーブル信号が入力
されたときは再起動するとともに、該規定時間内にイネ
ーブル信号が入力されたときは当該規定時間を更新する
第二のタイマ回路と、第二のタイマ回路の起動に伴って
起動し、予め規定された前記指令信号の繰返周期の許容
上限時間内に前記第二のタイマ回路が再起動したときは
当該規定時間を更新する第三のタイマ回路とを少なくと
も設け、この第三のタイマ回路から出力される監視信号
のレベルに基づいてＣＰＵの異常監視を行う。

【００２３】

【作用】ＣＰＵが第一の指令信号を出力した時点で第一
のタイマ回路が起動する。その起動中に第二の指令信号
が出力されたときはこれら指令信号が正常間隔であるこ
とになるのでイネーブル信号が出力される。このイネー
ブル信号の入力により第二のタイマ回路の起動が許容さ
れ、これに伴い第三のタイマ回路も起動されて監視信号
がＣＰＵの正常状態を表すレベルとなる。ここで、次の
周期のイネーブル信号出力時点で第二のタイマ回路の規
定時間が満了しているときは少なくとも繰返周期の異常
下限時間を超えているので正常状態を意味する。そこで
このときは第三のタイマ回路の規定時間を更新する。こ
れにより監視信号は正常状態のレベルを保持する。

【００２４】他方、指令信号の間隔が許容上限時間を超
えるときはイネーブル信号が出力されないので、第二及
び第三のタイマ回路はタイムアップする。また、指令信
号間隔は正常だが繰返周期が異常に短いときは第二のタ
イマ回路が再起動しないので、第三のタイマ回路はタイ
ムアップする。更に繰返周期が異常に長く、第三のタイ
マ回路の規定時間内に第二のタイマ回路が再起動しない
ときは第三のタイマ回路がタイムアップする。これによ
り監視信号は正常状態を表すレベルを保持できなくな
り、異常が検出される。

【００２５】

【実施例】以下、本発明の実施例を図面を参照して説明
する。

【００２６】図１に、本発明によるＷＤＴ回路の実施例
を示す。この図に於いて、１は第一の指令信号と第二の
指令信号を所定間隔で繰り返し出力するＣＰＵ、１０は
本発明によるＷＤＴ回路である。ａはＣＰＵ１の出力す
るアドレス信号線束、ｂはＣＰＵ１がデータの書き込み
時に出力するライト信号（第一及び第二の指令信号）で
ある。１１，１２は第一及び第二のアドレスデコード回
路で、ＣＰＵ１の出力するアドレスをデコードして予め
定められた値を検出したときに夫々セレクト信号ｃ、ｄ
を出力する。また、１３，１４はアドレス・デコード条
件とＣＰＵ１のライト条件とのＡＮＤ条件をとる第一及
び第二のＡＮＤ回路、ｅ，ｆはその出力信号である。第
一のＡＮＤ回路１３の出力信号ｅはＣＰＵ１からの第一
の指令信号出力タイミングに同期し、他方、第二のＡＮ
Ｄ回路１４の出力信号ｆは第二の指令信号出力タイミン
グに同期する。

【００２７】更に、１５は信号ｅの立ち上がりエッジで
トリガを受けるリトリガラブルな第一のタイマ回路であ
り、第一及び第二の指令信号の出力間隔の許容上限時間
が規定されている。ｇ信号はその出力信号である。１６
は信号ｇ，ｆのイネーブル条件をとるＡＮＤ回路であ
り、ｈはその出力信号、即ちイネーブル信号である。１
７は信号ｈの立ち上がりエッジでトリガを受けるリトリ
ガラブルな第二のタイマ回路で、前記指令信号の繰返周
期の異常下限時間が規定されている。ｉ信号はその出力
信号である。また、１８は信号ｉの立ち上がりエッジで
トリガを受けるリトリガラブルな第三のタイマ回路で、
指令信号の繰返周期の許容上限時間が規定されている。
ｊ信号はその出力信号である。この信号ｊは最終的な異
常発生の有無を表す監視信号となる。

【００２８】因みに、本図に示すａ〜ｉの各信号は、Ｈ
レベルを「真」とする正論理で動作しているものとす
る。また、ｊ信号は、Ｈレベルで「正常」、Ｌレベルで
「異常」を示すものとする。

【００２９】次に、上記構成による処理手順を図２のフ
ローチャートの形で説明する。図２に示す処理手順は、
基本的には図８の従来方式の場合と同様であるが、タイ
マ回路にトリガをかける(c)の処理が(c-1)(c-2)の２挙
動で行われる点が異なっている。即ち、トリガパルス発
生のイネーブル条件を発生させる処理（以下操作１と称
する）(c-1)と第三のタイマ回路１８に与えるトリガを
発生させる処理（以下操作２と称する）(c-2)をこの順
に実行する。

【００３０】図２に於いて、(a)に示すループがバック
グランド処理であり、通常実行すべき一般処理がない場
合には、このループを絶えず巡回している。この処理内
で、ポーリングや割り込み抽出等によって、実行すべき
別処理が検出された場合には、(b)に示す一般処理部分
が実行される。ここで、(a)のループ内に(c-1)（操作
１）、(3)ｂ（操作２）に示すようなＷＤＴ回路のトリ
ガ処理を挿入しておくと、ある一定時間以内に必ずこの
トリガ処理を実行することができる。

【００３１】ここで、第一のタイマ回路１５における許
容上限時間として、操作１が行われてから操作２が終了
する時間以上で、かつあまり長すぎない時定数を規定し
ておく。また、第二のタイマ回路１７に規定する異常下
限時間として、操作１と操作２が繰り返される周期より
も、ある程度短い時定数を規定しておく。更に、第三の
タイマ回路１８の許容上限時間として、操作１と操作２
が繰り返される周期よりも、十分に長い時定数を規定し
ておく。

【００３２】上記のような条件を満たすように図１の回
路を使用した場合、どのような動作が行われるかについ
て、図３〜図６のタイムチャートを用いて説明する。

【００３３】図３は、監視を受けるＣＰＵ１が、図２に
示すフローチャートの実行を正常に継続している場合の
動作タイムチャートである。図中(1)〜(9)は以下の処理
手順を表す。

【００３４】(1) 操作１によって、第一のアドレスデコ
ーダ回路１１でアドレス条件の一致が検出され、他方、
ＣＰＵ１からはライト信号が生成されるので、ＡＮＤ回
路１３より第一の指令信号と同期した信号ｅがアサート
される。

【００３５】(2) この信号ｅがアサートされることによ
って第一のタイマ回路１５に起動がかけられ、その出力
信号ｇは、操作２が実行完了するまでの時間を越えてア
サートされる。

【００３６】(3) 操作２によって、アドレスデコーダ回
路１２でアドレス条件の一致が検出され、ＣＰＵ１から
はライト信号が生成されるので、ＡＮＤ回路１４から第
二の指令信号と同期した信号ｆがアサートされる。

【００３７】(4) この信号ｆは、信号ｇがアサートされ
ている間にアサートされるので、ＡＮＤ回路１６よりイ
ネーブル信号ｈがアサートされる。

【００３８】(5) イネーブル信号ｈがアサートされるこ
とによって、第二のタイマ回路１７に起動がかけられ、
信号ｉがアサートされる。

【００３９】(6) 信号ｉがアサートされる信号エッジに
よって、第三のタイマ回路１８に起動がかけられ、監視
信号ｊが「正常」レベルを出力する。

【００４０】(7) 操作１と操作２が正常の間隔で行われ
た場合、イネーブル信号ｈは正常に出力される。

【００４１】(8) また、操作１と操作２のペアが、正常
な繰返周期で行われた場合、第二のタイマ回路１７の出
力信号ｉは、自動的にネゲートされる。

【００４２】(9) 信号ｉが一旦ネゲートされて、イネー
ブル信号ｈによって再度アサートされることによって、
信号エッジが発生するので、第三のタイマ回路１８は、
リトリガを受け、「正常」レベルの監視信号ｊを出力し
続ける。この場合は、異常がないものとしてＣＰＵ１は
処理を続行する。

【００４３】次に、図４に、本回路が異常を検出する第
１の例を示す。これは、操作１が行われてから、操作２
が行われるまでの時間間隔は正常であるが、次の操作ペ
アが行われるまでの繰返周期が異常に伸びてしまった場
合を表す。この場合の動作を図中の(1)〜(9)に対応して
説明する。

【００４４】(1)〜(6)までは前述の正常な場合と同様で
ある。

【００４５】(7) 操作１と操作２が正常の間隔で実行さ
れた場合、イネーブル信号ｈは正常に出力される。

【００４６】(8) 操作１と操作２のペアが正常な繰返周
期で行われず、異常に遅れて実行された（あるいは、全
く実行されなかった）場合であっても、第二のタイマ回
路１７の出力信号ｉは、それまでに自動的にネゲートさ
れているので、イネーブル信号ｈによって、再度信号ｉ
がアサートされる。

【００４７】(9) しかし、信号ｉが一旦ネゲートされ
て、再度アサートされるまでの時間（同図ア部）が異常
に長いことによって、第三のタイマ回路１８はタイムア
ップする以前にリトリガを受けられず、タイムアップを
発生し、「異常」レベルの監視信号ｊを出力する。これ
により繰返周期の異常が検出される。

【００４８】次に、図５に、本回路が異常を検出する第
２の例を示す。これは、操作１が行われてから、操作２
が行われるまでの間隔は正常であるが、次の操作ペアが
行われるまでの周期が異常に短くなってしまった場合で
ある。この場合の動作を図中の(1)〜(9)に対応して説明
する。

【００４９】(1)〜(6)までは前述の正常な場合と同様で
ある。

【００５０】(7)操作１と操作２が正常の間隔で実行さ
れた場合、イネーブル信号ｈは正常に出力される。

【００５１】(8)操作１と操作２のペアが異常に接近し
て実行された場合（同図イ部）には、第二のタイマ回路
１７は、出力信号ｉがネゲートされる以前に再度リトリ
ガを受けることになり、信号ｉはアサートされたままに
なる。

【００５２】(9) このため、信号ｉには、第三のタイマ
回路１８をリトリガするためのエッジがなくなり、第三
のタイマ回路１８はタイムアップを発生して、「異常」
レベルの監視信号ｊを出力する。これにより繰返周期の
異常が検出される。

【００５３】次に、図６に、本回路が異常を検出する第
３の例を示す。これは、操作１が行われてから、操作２
が行われるまでの時間間隔が異常に伸びてしまった場合
である。この場合の動作を図中の(1)〜(10)に対応して
説明する。

【００５４】(1)〜(6)までは前述の正常な場合と同様で
ある。

【００５５】(7) 操作１により第一のタイマ回路１５が
起動し、信号ｇが一定時間アサートされる。

【００５６】(8) ところが、操作２が異常に遅れて実行
された（同図ウ部）場合、あるいは、全く実行されなく
なった場合には、第一のタイマ回路１５の出力信号ｇが
アサートされている間に、操作２による信号ｆが発生し
ないので、ＡＮＤ回路１６はイネーブル信号ｈをアサー
トしない。

【００５７】(9) このため、第二のタイマ回路１７が再
起動せず、出力信号ｉはネゲートされたままになる。

【００５８】(10) このため、第三のタイマ回路１８は
信号ｉによるリトリガの供給を受けることがなくなり、
タイムアップを発生して、「異常」レベルの監視信号ｊ
を出力する。これにより、操作１と操作２との間隔異常
が検出される。

【００５９】なお、図１に示す各タイマ回路１５，１
７，１８は、クロックを利用した純粋なディジタル式の
タイマ回路でも、ワンショット・モノマルチ・バイブレ
ータを用いた半アナログ式の回路でも実現することがで
きる。

【００６０】クロックを利用した純粋なディジタル式の
タイマ回路で実現する場合は、回路は若干複雑化する
が、ＣＰＵの動作クロックと、検出タイマ用のクロック
を分離しておけば、ＣＰＵ用のクロックが停止したとい
う異常状態をも検出することができる。

【００６１】他方、ワンショット・モノマルチ・バイブ
レータを用いた半アナログ式の回路を用いる場合には、
非常に簡単な回路にて実現可能であり、かつＣＰＵの動
作クロックが停止してしまったようなハードウェアの異
常についても検出できるという利点がある。

【００６２】

【発明の効果】以上の説明から明らかなように、本発明
によれば、次の３種類の異常に対して、その検出を行う
ことが可能となり、従来からのＷＤＴ回路の宿命であっ
た異常検出漏れを未然に防止あるいは抑制することがで
きる。

【００６３】(1)第一及び第二の指令信号の出力間隔は
正常であるが、次の周期の指令信号が出力されるまでの
時間が異常に長い場合。

【００６４】(2)第一及び第二の指令信号の出力間隔は
正常であるが、次の周期の指令信号が出力されるまでの
時間が異常に短い場合。

【００６５】（３）第一及び第二の指令信号の出力間隔
が異常の場合。

【００６６】特に、２挙動方式を使用してトリガパルス
を作り出す場合の従来の欠点（２挙動の間の間隔が伸び
てしまった場合に検出不可能）も解消されるので、異常
検出漏れの確率が非常に小さくなる。

【００６７】また、各タイマ回路は簡易なハードウエア
で実現することができ、しかも、ＣＰＵのクロック停止
のような異常状態をも検出することができる。

【００６８】これにより、簡単なハードウエアによりＣ
ＰＵの異常監視を高信頼性の下に行い得る方法及びこれ
を実現するＷＤＴ回路を提供することができる。

【図面の簡単な説明】

【図１】本発明の一実施例に係るＷＤＴ回路の構成図。

【図２】本実施例のＷＤＴ回路の動作を表すフローチャ
ート。

【図３】本実施例のＷＤＴ回路の正常状態の動作タイミ
ング図。

【図４】本実施例のＷＤＴ回路の異常状態（周期異常）
の動作タイミング図。

【図５】本実施例のＷＤＴ回路の異常状態（周期異常）
の動作タイミング図。

【図６】本実施例のＷＤＴ回路の異常状態（間隔異常）
の動作タイミング図。

【図７】従来のＷＤＴ回路の構成図。

【図８】従来のＷＤＴ回路の動作を表すフローチャー
ト。

【図９】従来のＷＤＴ回路の動作タイミング図。

【図１０】従来のＷＤＴ回路の異常状態を説明するフロ
ーチャート。

【図１１】従来の２挙動式のＷＤＴ回路の構成図。

【図１２】従来の２挙動式のＷＤＴ回路の動作タイミン
グ図。

【符号の説明】

１…ＣＰＵ（マイクロプロセッサ） １０，７０，８０…ＷＤＴ回路（ウォッチドッグ・タイ
マ回路） １１，１２，７１，８１，８４…アドレスデコード回路 １３，１４，１６，７２，８２，８５…ＡＮＤ回路 １５，１６，１７，７３，８３…タイマ回路 ｅ…第一の指令信号と同期したパルス信号 ｆ…第二の指令信号と同期したパルス信号 ｈ…イネーブル信号 ｊ…監視信号

Claims (2)

【特許請求の範囲】
1. 【請求項１】 第一及び第二の指令信号をこの順に所定
   間隔で繰り返し出力するマイクロプロセッサの異常監視
   方法において、 連続する第一及び第二の指令信号の出力間隔の許容上限
   時間が規定された第一のタイマ回路と、前記指令信号の
   繰返周期の異常下限時間が規定された第二のタイマ回路
   と、前記指令信号の繰返周期の許容上限時間が規定され
   た第三のタイマ回路とを少なくともこの順に縦続し、 前記マイクロプロセッサが第一の指令信号を出力した時
   点で第一のタイマ回路を起動し、その起動中に第二の指
   令信号が出力されたときにイネーブル信号を出力して第
   二のタイマ回路の起動を許容し、更に、この第二のタイ
   マ回路の出力に基づいて第三のタイマ回路を起動してマ
   イクロプロセッサの正常状態を表す信号を出力するとと
   もに、次の周期のイネーブル信号出力時点で第二のタイ
   マ回路の規定時間が満了しているときは第二のタイマ回
   路を再起動して第三のタイマ回路の規定時間を更新し、
   前記正常状態を表す信号の出力を継続するようにしたこ
   とを特徴とするマイクロプロセッサの異常監視方法。
2. 【請求項２】 請求項１記載の異常監視方法を実現する
   ウォッチドッグ・タイマ回路であって、前記第一の指令
   信号の出力タイミングに同期した第一のパルス信号を生
   成する第一のパルス生成手段と、 前記第二の指令信号の出力タイミングに同期した第二の
   パルス信号を生成する第二のパルス生成手段と、 第一のパルス信号入力により起動し、連続する第一及び
   第二の指令信号の出力間隔の許容上限時間が規定された
   第一のタイマ回路と、 第一のタイマ回路の起動中に第二のパルス信号が入力さ
   れたときにイネーブル信号を出力する第三のパルス生成
   手段と、 このイネーブル信号入力により起動し、予め規定された
   前記指令信号の繰返周期の異常下限時間経過後に次のイ
   ネーブル信号が入力されたときは再起動するとともに、
   該規定時間内にイネーブル信号が入力されたときは当該
   規定時間を更新する第二のタイマ回路と、 第二のタイマ回路の起動に伴い起動して正常状態を表す
   信号を出力するとともに、予め規定された前記指令信号
   の繰返周期の許容上限時間内に前記第二のタイマ回路が
   再起動したときは当該規定時間を更新する第三のタイマ
   回路とを有し、この第三のタイマ回路の出力信号を前記
   マイクロプロセッサの異常監視を行う監視信号としたこ
   とを特徴とするウォッチドッグ・タイマ回路。