JPS60126742A - 情報処理装置の起動監視方式 - Google Patents
情報処理装置の起動監視方式Info
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- JPS60126742A JPS60126742A JP58235297A JP23529783A JPS60126742A JP S60126742 A JPS60126742 A JP S60126742A JP 58235297 A JP58235297 A JP 58235297A JP 23529783 A JP23529783 A JP 23529783A JP S60126742 A JPS60126742 A JP S60126742A
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- circuit
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- G06F—ELECTRIC DIGITAL DATA PROCESSING
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- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の利用分野〕
本発明は、情報処理装置の起動監視方式に関し、特に電
源投入等によりプログラムが起動して所望の処理を実行
する情報処理装置の起動監視方式に関する。
源投入等によりプログラムが起動して所望の処理を実行
する情報処理装置の起動監視方式に関する。
従来、たとえば、電源投入によるイニシャルマイクロプ
ルグラムロード（以下単に「ｒＭｐＪ と称する）開始
時は、ＲＯＭ内のＩＭＰＬ用マイクロブ四グラムが規定
の、シーケンスで規定のポイントまで正常走行した場合
、該規定ポイント以降に生じたエラーを検出できるよう
になつ工おり、エラー検出はマイクロプログラムが規定
ポイントまで正常走行することを前提としている。従っ
て、ノ１−ドウエア等の偶発的障害によりＩＭＰＬ用マ
イクロプログラムが走行不可能になったり、暴走した場
合には、システムの起動は不可能となり、人手により再
びパワーオン操作を行い、再起動をしなければならない
という欠点があった。また、これをソフト的に救済する
とすると対策工数が多くなリ、システムの信頼性が低下
するという欠点があった。
ルグラムロード（以下単に「ｒＭｐＪ と称する）開始
時は、ＲＯＭ内のＩＭＰＬ用マイクロブ四グラムが規定
の、シーケンスで規定のポイントまで正常走行した場合
、該規定ポイント以降に生じたエラーを検出できるよう
になつ工おり、エラー検出はマイクロプログラムが規定
ポイントまで正常走行することを前提としている。従っ
て、ノ１−ドウエア等の偶発的障害によりＩＭＰＬ用マ
イクロプログラムが走行不可能になったり、暴走した場
合には、システムの起動は不可能となり、人手により再
びパワーオン操作を行い、再起動をしなければならない
という欠点があった。また、これをソフト的に救済する
とすると対策工数が多くなリ、システムの信頼性が低下
するという欠点があった。
本発明は、上述の点にかんがみてなされたもので、情報
処理装置の起動に際し、ハードウェア等の偶発的障害に
よりグログラムが走行不可能になったり、暴走した場合
、簡単な回路を付加するだけで、該障害を検出してグロ
グラムの再起動を行い、偶発的障害を自動的に救済する
情報処理装置の起動監視方式を提供することを目的とす
る。
処理装置の起動に際し、ハードウェア等の偶発的障害に
よりグログラムが走行不可能になったり、暴走した場合
、簡単な回路を付加するだけで、該障害を検出してグロ
グラムの再起動を行い、偶発的障害を自動的に救済する
情報処理装置の起動監視方式を提供することを目的とす
る。
本発明は、プログラムの起動後、規定時間内に予め定め
たレジスタに規定のデータがセットされるか否か監視し
、セットされない場合、プログラムが走行不可あるいは
暴走したと見做して、プログラムの再起動を自動的に行
うことを特徴とする。
たレジスタに規定のデータがセットされるか否か監視し
、セットされない場合、プログラムが走行不可あるいは
暴走したと見做して、プログラムの再起動を自動的に行
うことを特徴とする。
以下本発明の一実施例を図面に基づいて説明する。
第１図は、本発明の起動監視方式を適用した情報処理シ
ステムの全体構成を示すプル２ク図である。同図におい
て、１は処理装置、２は前記処理装置の起動を監視する
本発明の中心をなす監視ユ、ニット、６は、システムク
ロック発生回路、４は７リ一シンクロツク発生回路であ
る。処理装置１から起動監視、＞ニット２には、データ
信号１０５、ライト信号１０６、アドレス信号１０７が
伝送され、起動監視ユニット２からは処理装置１ヘシス
テムリセット信号１１６が伝送される。パワーオンリセ
ット信号１００は、起動監視ユニット２、システムクロ
ック発生回路３、フリーランク四ツク発生回路４に伝送
される。
ステムの全体構成を示すプル２ク図である。同図におい
て、１は処理装置、２は前記処理装置の起動を監視する
本発明の中心をなす監視ユ、ニット、６は、システムク
ロック発生回路、４は７リ一シンクロツク発生回路であ
る。処理装置１から起動監視、＞ニット２には、データ
信号１０５、ライト信号１０６、アドレス信号１０７が
伝送され、起動監視ユニット２からは処理装置１ヘシス
テムリセット信号１１６が伝送される。パワーオンリセ
ット信号１００は、起動監視ユニット２、システムクロ
ック発生回路３、フリーランク四ツク発生回路４に伝送
される。
第２図は、第１図の起動監視ユニットの詳細を示すブロ
ック図である。同図において、１１はデコータ、１２は
アンド回路、１３はレジスタ、１４はデコータ、１５は
ＡＮＤ 回路、１６はエラー検出用フリップ７０ツブ、
１７は時間監視用７リツプ７Ｔ：１ツブ、１８はＡＮＤ
回路、１９はＯＲ回路、２０はＮｏ ｒ＠路である。
ック図である。同図において、１１はデコータ、１２は
アンド回路、１３はレジスタ、１４はデコータ、１５は
ＡＮＤ 回路、１６はエラー検出用フリップ７０ツブ、
１７は時間監視用７リツプ７Ｔ：１ツブ、１８はＡＮＤ
回路、１９はＯＲ回路、２０はＮｏ ｒ＠路である。
次に、上記情報処理システムにおいて、ＩＭＰＬ開始時
の動作を説明する。データ信号１０５、ライト信号１０
６、アドレス信号１０７は、パワーオン操作によりＲＯ
Ｍ内のＩＭＰＬ用マイクロブ目グラムが正常走行すると
、該マイクロブ胃グラム中に用意されたスキャンイン命
令の実行により処理装置１から起動監視ｚニット２に伝
送される。
の動作を説明する。データ信号１０５、ライト信号１０
６、アドレス信号１０７は、パワーオン操作によりＲＯ
Ｍ内のＩＭＰＬ用マイクロブ目グラムが正常走行すると
、該マイクロブ胃グラム中に用意されたスキャンイン命
令の実行により処理装置１から起動監視ｚニット２に伝
送される。
アドレス信号１０７はデコーダ１１に入力され、レジス
タ選択信号１０８が出力される。レジスタ選択信号ｊＤ
８は）ＨＤ回路１２１Ｃ入力されて、そこでライト信号
１０６とのアンドがとられ。
タ選択信号１０８が出力される。レジスタ選択信号ｊＤ
８は）ＨＤ回路１２１Ｃ入力されて、そこでライト信号
１０６とのアンドがとられ。
ＡＮＤ条件が成立するとレジスタ１５ヘトリガ信号１０
９が与えられる。このトリガ信号１０９によりデータ信
号１０５の値がレジスタ１３にセットされる。レジスタ
１３の出力１１０はデコーダ１４に入力され、そのデコ
ード信号１１１がＡＮＤ回路１５に入力される。ＡＮＤ
回路１５には、更に同期化用クロック信号１０１と、リ
トライ用のリセット信号１１５が入力され、ＡＮＤ条件
が成立すると、エラー検出用フリツプンロツブ１６（以
下ＦＦ１６と略す）のトリガ信号１１２が出力され、Ｆ
Ｆ１６をセットする。ハイレベル信号１０６は、電源投
入によりハイレベルとなる信号で、ＦＦ１６の端子ＤＫ
大入力れる。また、時間、監視用のフリーランクロック
１０４は、時間監視用フリップ７０ツブ１７（以下ＦＦ
１７と略す）の端子りに入力され、同期化用り四ツク信
号１０２は、同Ｆ Ｆ ’Ｌ ７の端子Ｔに入力される
。日−レベル信号１１８はＦＦ１６およびＦＦ１７のＳ
端子に入力される。ＦＦ１ｄから出力されるＩＭＰＬエ
ラー検出信号１１３と、ＦＦ７から出力される時−間監
視用信号１１４とは、ＡＮＤ回ｊ８１８に入力され、Ａ
ＮＤ条件が成立するとりトライ用リセット信号１１７を
出力する。リトライ用リセット信号１１７とパワーオン
操作により発せられるパワオンリセット信号１００は、
ＯＲ回路１９に入力され、リセット信号１１６を出力す
る。パワーオンリセット信号１００は、更にＦＦ１６の
端子Ｒ１ＦＦ１７の端子ＲＩＣそれぞれリセット信号と
して入力され、パワーオン時の初期リセットを行う。
９が与えられる。このトリガ信号１０９によりデータ信
号１０５の値がレジスタ１３にセットされる。レジスタ
１３の出力１１０はデコーダ１４に入力され、そのデコ
ード信号１１１がＡＮＤ回路１５に入力される。ＡＮＤ
回路１５には、更に同期化用クロック信号１０１と、リ
トライ用のリセット信号１１５が入力され、ＡＮＤ条件
が成立すると、エラー検出用フリツプンロツブ１６（以
下ＦＦ１６と略す）のトリガ信号１１２が出力され、Ｆ
Ｆ１６をセットする。ハイレベル信号１０６は、電源投
入によりハイレベルとなる信号で、ＦＦ１６の端子ＤＫ
大入力れる。また、時間、監視用のフリーランクロック
１０４は、時間監視用フリップ７０ツブ１７（以下ＦＦ
１７と略す）の端子りに入力され、同期化用り四ツク信
号１０２は、同Ｆ Ｆ ’Ｌ ７の端子Ｔに入力される
。日−レベル信号１１８はＦＦ１６およびＦＦ１７のＳ
端子に入力される。ＦＦ１ｄから出力されるＩＭＰＬエ
ラー検出信号１１３と、ＦＦ７から出力される時−間監
視用信号１１４とは、ＡＮＤ回ｊ８１８に入力され、Ａ
ＮＤ条件が成立するとりトライ用リセット信号１１７を
出力する。リトライ用リセット信号１１７とパワーオン
操作により発せられるパワオンリセット信号１００は、
ＯＲ回路１９に入力され、リセット信号１１６を出力す
る。パワーオンリセット信号１００は、更にＦＦ１６の
端子Ｒ１ＦＦ１７の端子ＲＩＣそれぞれリセット信号と
して入力され、パワーオン時の初期リセットを行う。
次に、上記実施例の動作を第３図に示すタイミングチャ
ートを参照しながら説明する。同図において１点線で示
したタイミングは、障害が発生してリトライ用のリセッ
ト信号１１５が出力された場合を示す。
ートを参照しながら説明する。同図において１点線で示
したタイミングは、障害が発生してリトライ用のリセッ
ト信号１１５が出力された場合を示す。
−まず、主な信号の機能、動作について説明する。
パワーオンリセット信号１００は、パワーオン動作によ
り出力され、ＦＦＩ ６．ＦＦ１７をそれぞれリセット
し、更にＯＲ回路１９を通ってリセット信号１１６とな
る信号である。リセット信号１１６は、システム全体を
初期状態にリセットすると同時に、処理装置１内−のＦ
ＩＯＭに格納されているＩＭＰＬ用マイクロブｐグラム
を起動する。パワーオンリセット信号１００がオンする
と（第３図のｓｔ 参照）、ＩＭＰＬエラー検出信号１
１３はハイレベルに、時間監ａｍ号１１４はローレベル
になる。フリーランクミック信号１０４は、たとえば、
繰り返し周期８０ｍ５．デコーテイ１７％の正極性性信
号であり、パワーオンリセット信号１００がオフすると
約６６ ｍｓ 後にハイレベルとなり、約１４ｍ５間ハ
イレベルを保持し、８０ｍ５後に再びローレベルとなる
非同期信号で、ｘＭｐＬ初期動作の時間監視とＩＭＰＬ
エラ一時に出力するリセット信号１１７０大もとの信号
である。同期・化クロック信号１０１，１０２は、シス
テムクロック発生回路３から出力される８相のシステム
クロック信号１１９のそれぞれ’ｌ’４ 、 Ｔ２に相
当する信号で、パワーオンリセット信号１００がオフす
ると、パルス幅５５ｎｓ、周期２００ ｎｓでパワーオ
ン中常時出力されている。ＲＯＭ内のＩＭＰＬ用マイク
ロプログラムには、先頭番地から数十ステップのところ
に、レジスタ１３への書き択み動作を実行するスキャン
イン命令が組み込まれているため、パワーオン後、ＩＭ
ＰＬが正常に起動されると、ＲＯＭ内のＩＭＰＬ用マイ
クロブ日グラムが実行され、データ信号１０５、ライト
信号１０６、アドレス信号１０７が出力される。これに
よりレジスタ１３に規定のデータがセットされ、出力デ
コーダ１４を通してデコード信号１１１が出力される。
り出力され、ＦＦＩ ６．ＦＦ１７をそれぞれリセット
し、更にＯＲ回路１９を通ってリセット信号１１６とな
る信号である。リセット信号１１６は、システム全体を
初期状態にリセットすると同時に、処理装置１内−のＦ
ＩＯＭに格納されているＩＭＰＬ用マイクロブｐグラム
を起動する。パワーオンリセット信号１００がオンする
と（第３図のｓｔ 参照）、ＩＭＰＬエラー検出信号１
１３はハイレベルに、時間監ａｍ号１１４はローレベル
になる。フリーランクミック信号１０４は、たとえば、
繰り返し周期８０ｍ５．デコーテイ１７％の正極性性信
号であり、パワーオンリセット信号１００がオフすると
約６６ ｍｓ 後にハイレベルとなり、約１４ｍ５間ハ
イレベルを保持し、８０ｍ５後に再びローレベルとなる
非同期信号で、ｘＭｐＬ初期動作の時間監視とＩＭＰＬ
エラ一時に出力するリセット信号１１７０大もとの信号
である。同期・化クロック信号１０１，１０２は、シス
テムクロック発生回路３から出力される８相のシステム
クロック信号１１９のそれぞれ’ｌ’４ 、 Ｔ２に相
当する信号で、パワーオンリセット信号１００がオフす
ると、パルス幅５５ｎｓ、周期２００ ｎｓでパワーオ
ン中常時出力されている。ＲＯＭ内のＩＭＰＬ用マイク
ロプログラムには、先頭番地から数十ステップのところ
に、レジスタ１３への書き択み動作を実行するスキャン
イン命令が組み込まれているため、パワーオン後、ＩＭ
ＰＬが正常に起動されると、ＲＯＭ内のＩＭＰＬ用マイ
クロブ日グラムが実行され、データ信号１０５、ライト
信号１０６、アドレス信号１０７が出力される。これに
よりレジスタ１３に規定のデータがセットされ、出力デ
コーダ１４を通してデコード信号１１１が出力される。
まず、ＩＭＰＬ初期動作が正常に実行された場合につい
て説明する。前提条件として、システムクロック発生回
路３とフリーランクロック発生回路４には、リトライ用
リセット信号１１７は供給せず、パワーオン時に１回だ
け出力されるリセット信号１００のみ供給するものとす
る。パワーオンリセット信号１００がオンした直後（第
６図のａ参照）から、システムクロック（ＳＣ）が生成
され、ＲＯＭの先頭番地からＩＭＰＬ用マイク日プ四グ
ラムの走行が開始する。また、同時に７リ一ランクロツ
ク発生回路４から７リ一ランク日ツク信号１０４の出力
も開始される。ＩＭＰＬの正常動作時には、パワーオン
リセット信号１００がオフしてから、処理装置１よりア
ドレス信号１０７、データ信号１０５、ライト信号１０
６が出力され（第３図のす、ｃ、ｄ参照）、約２０ ｔ
ｔｓ 後にレジスタ１３にデータ信号１０５がセットさ
れ、デコード信号１１１がオンになる（第３図のｅ参照
）。
て説明する。前提条件として、システムクロック発生回
路３とフリーランクロック発生回路４には、リトライ用
リセット信号１１７は供給せず、パワーオン時に１回だ
け出力されるリセット信号１００のみ供給するものとす
る。パワーオンリセット信号１００がオンした直後（第
６図のａ参照）から、システムクロック（ＳＣ）が生成
され、ＲＯＭの先頭番地からＩＭＰＬ用マイク日プ四グ
ラムの走行が開始する。また、同時に７リ一ランクロツ
ク発生回路４から７リ一ランク日ツク信号１０４の出力
も開始される。ＩＭＰＬの正常動作時には、パワーオン
リセット信号１００がオフしてから、処理装置１よりア
ドレス信号１０７、データ信号１０５、ライト信号１０
６が出力され（第３図のす、ｃ、ｄ参照）、約２０ ｔ
ｔｓ 後にレジスタ１３にデータ信号１０５がセットさ
れ、デコード信号１１１がオンになる（第３図のｅ参照
）。
この時、リセット信号１１５は、ハイレベルであるから
同規化クロック信号１０１がＡＮＤ回路１５に入力され
ると、ＡＮＤ条件が成立し、トリガ信号１１２が出力さ
れる（第３図ので参照）。
同規化クロック信号１０１がＡＮＤ回路１５に入力され
ると、ＡＮＤ条件が成立し、トリガ信号１１２が出力さ
れる（第３図ので参照）。
このトリガ信号１１２によりＦＦ１６はセットされ、Ｉ
ＭＰＬｚｊ−検出信号１１３が、ｔ−７ＶＣなる（第３
図のｇ参照）。ＩＭＰＬエラー検出信号１１３がオフに
なるとその後、時間監視用信号１１４がオンしても（第
３図のｎ参照）ＡＮＤ回路１８のアンド条件は成立しな
いため、リトライ用リセット信号１１７は出力されず、
信号１１５もオンの状態を継続する（第３図のｊ参照）
。結局リセット信号１１６は、パワーオン時の１回のみ
出力されるだけである（第３図のに参照）。
ＭＰＬｚｊ−検出信号１１３が、ｔ−７ＶＣなる（第３
図のｇ参照）。ＩＭＰＬエラー検出信号１１３がオフに
なるとその後、時間監視用信号１１４がオンしても（第
３図のｎ参照）ＡＮＤ回路１８のアンド条件は成立しな
いため、リトライ用リセット信号１１７は出力されず、
信号１１５もオンの状態を継続する（第３図のｊ参照）
。結局リセット信号１１６は、パワーオン時の１回のみ
出力されるだけである（第３図のに参照）。
次に、ＩＭＰＬの初期動作が異常な場合について説明す
る。何らかのハード障害等によりマイクロプログラムが
走行不可能または暴走すると、レジスタ１３への書き込
み動作は、実行されないため、デコード信号１１１はオ
ンせず、トリガ信号１１２は出力されない（第３図のｌ
２ｍ参照）。従ってＦＦ１６はリセット状態のま１であ
るため、 ＩＭＰＬエラー検出信号１１３はハイレベル
である（第３図のｎ参照）。パワーオンリセット信号１
００がオン（第６図のａ参照）してから約６０ ｍｓ
経過すると、フリーランクロック信号１０４がオンする
ので（第３図のｐ参照）、同期化クロック信号１０２に
よってＦＦ１７はセットされ、時間監視用信号１１４が
オンする（第３−のｈ参照）。ここで、ＡＮＤ＠路１８
のＡＮＤ条件が成立し、リトライ用リセット信号１１７
はオン、信号１１５はオンとなる（菖３図のｒ参ｆｉ）
。リド２イ用リセットイＢ号１１７はＯＲ回路１９を通
してリセット信号１１６となり（第５図のａ参り、ＩＭ
ＰＬが再実行される。この時出力されるリセット信号１
１６は、パルス幅、繰り返し周期共に、フリーランク瞠
ツク１０４と同一であり、障害が回復するまで継続して
出力される。
る。何らかのハード障害等によりマイクロプログラムが
走行不可能または暴走すると、レジスタ１３への書き込
み動作は、実行されないため、デコード信号１１１はオ
ンせず、トリガ信号１１２は出力されない（第３図のｌ
２ｍ参照）。従ってＦＦ１６はリセット状態のま１であ
るため、 ＩＭＰＬエラー検出信号１１３はハイレベル
である（第３図のｎ参照）。パワーオンリセット信号１
００がオン（第６図のａ参照）してから約６０ ｍｓ
経過すると、フリーランクロック信号１０４がオンする
ので（第３図のｐ参照）、同期化クロック信号１０２に
よってＦＦ１７はセットされ、時間監視用信号１１４が
オンする（第３−のｈ参照）。ここで、ＡＮＤ＠路１８
のＡＮＤ条件が成立し、リトライ用リセット信号１１７
はオン、信号１１５はオンとなる（菖３図のｒ参ｆｉ）
。リド２イ用リセットイＢ号１１７はＯＲ回路１９を通
してリセット信号１１６となり（第５図のａ参り、ＩＭ
ＰＬが再実行される。この時出力されるリセット信号１
１６は、パルス幅、繰り返し周期共に、フリーランク瞠
ツク１０４と同一であり、障害が回復するまで継続して
出力される。
もし、障害が偶発的な障害で、ある時点（第３図のｔ参
照）で回復してＩＭＰＬが正常走行してくると、リセッ
ト信号がオフした（第３図のＵ参照〕後、アドレス信号
１０７、データ信号１ｏ５、ライト信号１０６が再び出
力され、レジスタ１３にデータ信号１０５がセットされ
る。レジスタ１３にデータ信号１０５がセットされ、デ
コード信号１１１がオンになり、同期化クロック信号１
（ＭがＡＮＤ回路１５に人力されると、トリガ信号、）
１２が出力される。トリガ信号１１２によりＦＦ１６は
セットされ、ＩＭＰＬエラー検出信号１１３がオフにな
る。従って、以降リトライ用リセット信号１１７は出力
されず、リセット信号１１６は出力されない。また、信
号１１５はオンの状態となる。
照）で回復してＩＭＰＬが正常走行してくると、リセッ
ト信号がオフした（第３図のＵ参照〕後、アドレス信号
１０７、データ信号１ｏ５、ライト信号１０６が再び出
力され、レジスタ１３にデータ信号１０５がセットされ
る。レジスタ１３にデータ信号１０５がセットされ、デ
コード信号１１１がオンになり、同期化クロック信号１
（ＭがＡＮＤ回路１５に人力されると、トリガ信号、）
１２が出力される。トリガ信号１１２によりＦＦ１６は
セットされ、ＩＭＰＬエラー検出信号１１３がオフにな
る。従って、以降リトライ用リセット信号１１７は出力
されず、リセット信号１１６は出力されない。また、信
号１１５はオンの状態となる。
以上、上記冥施例によれば、パワーオン操作により、処
理装置１から起動監視装置２のレジスタ１３にデータ１
０５が、規定の時間以内にセットされないことをＡＮＤ
回路１５、ＦＦ１（Ｓ、ＦＦ１７、ＡＮＤ回路１８で検
出し、リトラ用リセット信号１１７およびリセット信号
１１６を出力して、情報処理システムの再起動を行うよ
うにしたので、マイクＩプログラムが偶発的障害により
走行不可能、あるいは暴走した場合に障害を自動的に救
剤でき、障害発生時に生ずる多大な対策工数を省略、混
乱防止、システムの大幅な信ｆ１４向上が実現可能とな
る。
理装置１から起動監視装置２のレジスタ１３にデータ１
０５が、規定の時間以内にセットされないことをＡＮＤ
回路１５、ＦＦ１（Ｓ、ＦＦ１７、ＡＮＤ回路１８で検
出し、リトラ用リセット信号１１７およびリセット信号
１１６を出力して、情報処理システムの再起動を行うよ
うにしたので、マイクＩプログラムが偶発的障害により
走行不可能、あるいは暴走した場合に障害を自動的に救
剤でき、障害発生時に生ずる多大な対策工数を省略、混
乱防止、システムの大幅な信ｆ１４向上が実現可能とな
る。
なお、上記実施例においては、マイクロブ四グラムから
セットするレジスタ１３、エラー検出用の７リツプフロ
ツプＦＦ１６、時間監視用の７リツグ７０ツブＦＦ１７
をそれぞれ１個で構成される場合について説明したが、
本発明は、この構成のみＫｌｌ定されるものでないこと
は当然である。
セットするレジスタ１３、エラー検出用の７リツプフロ
ツプＦＦ１６、時間監視用の７リツグ７０ツブＦＦ１７
をそれぞれ１個で構成される場合について説明したが、
本発明は、この構成のみＫｌｌ定されるものでないこと
は当然である。
また、上記実施例で説明した各種時間規矩に関するタイ
ミングパルス幅等もこれに限定されるものではない。
ミングパルス幅等もこれに限定されるものではない。
また、上記実施例ではＩＭＰＬを例に説明したが、本発
明は、これに限ることなく、一般にパワーオン操作でプ
ログラムが規定のシーケンスで走行する情報処理装置の
起動監視に用いることができる。
明は、これに限ることなく、一般にパワーオン操作でプ
ログラムが規定のシーケンスで走行する情報処理装置の
起動監視に用いることができる。
以上説明したよ５Ｋ、本発明に係る情報処理装置の初期
起動方式は、情報処理装置の起動時に発生する偶発的な
障害を簡単なエラー検出回路等を付加するだけでハード
的に自動的に救済できるので、障害発生時に生じる多大
な対策工数の省略、トラブル防止ができ、システムの大
幅な信頼向上が図れるという優れた効果を有する。
起動方式は、情報処理装置の起動時に発生する偶発的な
障害を簡単なエラー検出回路等を付加するだけでハード
的に自動的に救済できるので、障害発生時に生じる多大
な対策工数の省略、トラブル防止ができ、システムの大
幅な信頼向上が図れるという優れた効果を有する。
第１図は情報処理システムの全体構成を示すブロック図
、第２図は第１図の起動監視ユニットの詳細を示すブロ
ック図、第３図は起動監視ユニットの動作を説明するタ
イミングチャート図である。 １・・・処理装置、２・・・起動監視ユニット、３・・
・システムクロック発生回路、４・・・フリーランクロ
ック発生回路、１１・・・デコーダ、１２・・・ＡＮＤ
回路、１３川レジスタ、１４・・・デコーダ、１５・・
・ＡＮＤ回路、１６・・・エラー検出用７リツグ７ｃｒ
ツブ、１７・・・時間監視用７リツプ７四ツブ、１８・
・・ＡＮＤ回路、１９・・・ＯＲ回路、２ｏ・・・ＮＯ
Ｔ回路。 代理人 弁理土鈴 木 誠′；ツ 第１図 第２図 １
、第２図は第１図の起動監視ユニットの詳細を示すブロ
ック図、第３図は起動監視ユニットの動作を説明するタ
イミングチャート図である。 １・・・処理装置、２・・・起動監視ユニット、３・・
・システムクロック発生回路、４・・・フリーランクロ
ック発生回路、１１・・・デコーダ、１２・・・ＡＮＤ
回路、１３川レジスタ、１４・・・デコーダ、１５・・
・ＡＮＤ回路、１６・・・エラー検出用７リツグ７ｃｒ
ツブ、１７・・・時間監視用７リツプ７四ツブ、１８・
・・ＡＮＤ回路、１９・・・ＯＲ回路、２ｏ・・・ＮＯ
Ｔ回路。 代理人 弁理土鈴 木 誠′；ツ 第１図 第２図 １
Claims (1)
- 【特許請求の範囲】 （リ パワーオン信号によりプログラムが起動して所望
の処理を実行する情報処理装置において、前記プログラ
ムの起動後、規定時間内に予め定めたレジスタに規定の
データがセットされるかどうか監視し、セットされない
場合、前記プログラムを再度起動することを特徴とする
情報処理装置の起動監視方式。 （２） 前記パワーオン信号で第１の状態をとり、前記
規定時間内に予め定めたレジスタに規定のデータがセッ
トされると第２の状態になるノリツブ７０ツブを設け、
規定時間後、前記７リツプフロツプが第１の状態の場合
、プログラムを再起動する信号を発することを特徴とす
る特許請求の範囲第１項記載の情報処理装置の起動監視
方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58235297A JPS60126742A (ja) | 1983-12-14 | 1983-12-14 | 情報処理装置の起動監視方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58235297A JPS60126742A (ja) | 1983-12-14 | 1983-12-14 | 情報処理装置の起動監視方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60126742A true JPS60126742A (ja) | 1985-07-06 |
Family
ID=16984024
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58235297A Pending JPS60126742A (ja) | 1983-12-14 | 1983-12-14 | 情報処理装置の起動監視方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60126742A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6249426A (ja) * | 1985-08-29 | 1987-03-04 | Nec Corp | 自動運転制御装置 |
| JPH01108656A (ja) * | 1987-10-21 | 1989-04-25 | Pfu Ltd | 情報処理装置におけるｉｐｌのリトライ方式 |
| JP2015118540A (ja) * | 2013-12-18 | 2015-06-25 | キヤノン株式会社 | 情報処理装置、情報処理装置の制御方法、記憶媒体およびプログラム |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4869449A (ja) * | 1971-12-22 | 1973-09-20 | ||
| JPS5370733A (en) * | 1976-12-07 | 1978-06-23 | Nec Corp | Initial set error detector |
| JPS5587255A (en) * | 1978-12-26 | 1980-07-01 | Fujitsu Ltd | Diagnostic system during ipl |
-
1983
- 1983-12-14 JP JP58235297A patent/JPS60126742A/ja active Pending
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4869449A (ja) * | 1971-12-22 | 1973-09-20 | ||
| JPS5370733A (en) * | 1976-12-07 | 1978-06-23 | Nec Corp | Initial set error detector |
| JPS5587255A (en) * | 1978-12-26 | 1980-07-01 | Fujitsu Ltd | Diagnostic system during ipl |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6249426A (ja) * | 1985-08-29 | 1987-03-04 | Nec Corp | 自動運転制御装置 |
| JPH01108656A (ja) * | 1987-10-21 | 1989-04-25 | Pfu Ltd | 情報処理装置におけるｉｐｌのリトライ方式 |
| JP2015118540A (ja) * | 2013-12-18 | 2015-06-25 | キヤノン株式会社 | 情報処理装置、情報処理装置の制御方法、記憶媒体およびプログラム |
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