JPH05341959A - 比較回路 - Google Patents

Abstract

(57)【要約】 【目的】 幅比較部、大小比較部のハードウェア規模が
小さく、かつ高速に比較結果を得ることのできる比較回
路を提供する。 【構成】 信号切換回路１０は切換制御信号１１４に応
じて２つの入力信号１０１，１０２をそのまま出力する
状態、クロスさせて出力する状態に選択的に切り換え
る。信号切換回路１０からの２つの出力信号１１１，１
１２を受ける制御信号発生回路１１は、予め決められた
真理値に従ってアップダウン切換信号１０７とカウント
イネーブル信号１０８とを出力する。カウントイネーブ
ル信号１０８により駆動制御されるアップダウンカウン
タ１２は、アップダウン切換信号１０７に応じてクロッ
ク信号１０３のアップカウントとダウンカウントとを行
い、カウント値が“０”となったとき切換制御信号１１
４を信号切換回路１０に供給する。このような構成によ
り、２つの入力信号１０１，１０２のアクティブ・レベ
ルの幅の差を正のデータ１０９として出力できる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は、２つの入力信号のア
クティブ・レベルの幅の差を求める幅比較部、またはこ
の幅比較部の出力データと第３の入力データとの大小を
求める大小比較部を有する比較回路に関し、特にディジ
タル論理回路で構成され、幅または大小の比較を高速か
つ小規模に構成した比較回路に関する。

【０００２】

【従来の技術】従来のこの種の比較回路について、図７
乃至図１０を用いて説明する。

【０００３】初めに、図７と図８を用いて幅比較部を有
する比較回路について説明する。

【０００４】図７は２つの入力信号１０１，１０２それ
ぞれのアクティブ・レベルの幅の差をｎビットの幅比較
データ１１３として出力する幅比較部の一例を示すもの
である。この幅比較部は、ｎビットのカウンタ２１，２
２と大小比較回路２３と否定回路２４とＥＸ−ＯＲ（排
他的論理和）回路２５，２６と加算回路２７とより構成
される。

【０００５】まず、入力信号１０１，１０２はそれぞれ
カウンタ２１，２２に供給され、それぞれのカウンタ２
１，２２のカウント制御信号として用いられる。すなわ
ち、カウンタ２１は入力信号１０１、カウンタ２２は入
力信号１０２がアクティブ・レベルの間クロック信号１
０３をカウントする。各カウンタ２１，２２のカウンタ
データ１２１，１２２は共に大小比較回路２３に供給さ
れ、カウンタデータ１２１はＥＸ−ＯＲ回路２５に、カ
ウンタデータ１２２はＥＸ−ＯＲ回路２６に供給され
る。

【０００６】大小比較回路２３は、カウンタ２１，２２
の出力データ１２１，１２２の大小比較を行い、カウン
ト値比較信号１２３を出力する。このカウント値比較信
号１２３はＥＸ−ＯＲ回路２５に供給されると共に、否
定回路２４に供給される。この否定回路２４は、カウン
ト値比較信号１２３を反転し、カウント値比較反転信号
１２４としてＥＸ−ＯＲ回路２６に供給される。

【０００７】ＥＸ−ＯＲ回路２５はカウント値比較信号
１２３とカウントデータ１２１を入力する。ここで、カ
ウント比較信号１２３がカウンタデータ１２１よりもカ
ウントデータ１２２が大きいことを示す信号を出力した
とき、ＥＸ−ＯＲ回路２５はカウンタデータ１２１の各
ビットを反転してその出力データ１２５とする。また、
カウント値比較信号１２３がカウンタデータ１２２より
もカウンタデータ１２１が小さいことを示す信号を出力
したときは、ＥＸ−ＯＲ回路２５はカウンタデータ１２
１をそのまま出力データ１２５とする。

【０００８】ＥＸ−ＯＲ回路２６はカウント値比較反転
信号１２４とカウントデータ１２２を入力する。ここ
で、カウント値比較反転信号１２４がカウントデータ１
２２よりもカウントデータ１２１が大きいことを示す信
号を出力したとき、ＥＸ−ＯＲ回路２６はカウントデー
タ１２２の各ビットを反転してその出力データ１２６と
する。また、カウント値比較反転信号１２４がカウント
データ１２２よりもカウントデータ１２１が小さいこと
を示す信号を出力したときは、ＥＸ−ＯＲ回路２６はカ
ウントデータ１２２をそのまま出力データ１２６とす
る。

【０００９】上記ＥＸ−ＯＲ回路２５，２６の各出力デ
ータ１２５，１２６は共に加算回路２７に供給される。
この加算回路２７はＥＸ−ＯＲ回路２５，２６の出力デ
ータ１２５，１２６及び“＋１”を最下位ビットに入力
するための補数入力データ１２７の加算を行うものであ
る。この加算結果は幅比較データ１１３として出力され
る。

【００１０】すなわち、上記構成の幅比較部は、入力信
号１０１，１０２のアクティブ・レベルの幅をカウンタ
２１，２２でカウントし、そのカウントデータ１２１，
１２２を大小比較回路２３で比較し、値の大きい方から
小さい方を補数を用いて減算し、結果として入力信号１
０１，１０２の幅の差を幅比較データ１１３として出力
している。

【００１１】図８は上記構成の幅比較部の動作例を示す
タイミングチャートで、同図（ａ）は入力信号１０１の
幅が入力信号１０２の幅より広い場合、同図（ｂ）は入
力信号１０１の幅が入力信号１０２の幅より狭い場合を
示している。このタイミングチャートからも入力信号１
０１と１０２の幅の差が幅比較データ１１３として出力
されることがわかる。

【００１２】次に、図９と図１０を用いて、上記幅比較
部から出力される幅比較データ１１３とさらにもう一つ
の入力データ１０４とを比較する大小比較部を有する比
較回路について説明する。

【００１３】図９はその構成を示すブロック図で、幅比
較部２８と大小比較部２９とにより構成される。ここ
で、幅比較部２８は前記した図７に示すものと同様であ
るので、その動作説明は省略する。

【００１４】幅比較部２８は入力信号１０１と１０２及
びクロック信号１０３が供給され、入力データ１０１，
１０２の幅比較結果を幅比較データ１１３として出力す
る。大小比較部２９は、幅比較データ１１３と入力デー
タ１０４の大きさを比較し、ｎビットの大小比較信号１
０５を出力すると共に、比較の結果、値が等しい場合は
一致信号１０６を出力する。

【００１５】すなわち、上記構成の比較回路は、入力信
号１０１と１０２のアクティブ・レベルの幅の差を比較
し、その差とさらにもう一つの入力データ１０４の大き
さを比較し、結果を大小比較信号１０５と一致信号１０
６として出力している。

【００１６】図１０は上記構成の比較回路の動作例を示
すタイミングチャートで、同図（ａ）は入力信号１０１
の幅が入力信号１０２の幅より広い場合、同図（ｂ）は
入力信号１０１の幅が入力信号１０２の幅より狭い場合
を示している。このタイミングチャートからも入力信号
１０１と１０２のアクティブ・レベルの幅の差が比較さ
れ、その差１１３とさらにもう一つの入力データ１０４
の大きさが比較され、その比較結果が大小比較信号１０
５、一致信号１０６として出力されることがわかる。

【００１７】

【発明が解決しようとする課題】しかしながら、上記の
ような従来の比較回路では、幅比較部においては、２つ
の入力信号のアクティブ・レベルの幅をカウントするた
め、それぞれにカウンタを設け、カウント値の大小比較
を行い、さらに減算を行わなければならず、さらに大小
比較部においてはその幅比較部の出力データと他の入力
データと比較するため、回路規模が増大し、高速動作も
期待できないという問題があった。

【００１８】この発明は上記の課題を解決するためにな
されたもので、幅比較部、大小比較部のハードウェア規
模が小さく、かつ高速に比較結果を得ることのできる比
較回路を提供することを目的とする。

【００１９】

【課題を解決するための手段】この発明は、２つの入力
信号のアクティブ・レベルの幅の差をｎビット（ｎは自
然数）の正のデータとして出力する幅比較部を有する比
較回路において、前記幅比較部は、切換制御信号に応じ
て前記２つの入力信号をそのまま出力する状態及びクロ
スさせて出力する状態のいずれか一方に選択的に切り換
える信号切換回路と、この信号切換回路からの２つの出
力信号を受け予め決められた真理値に従ってアップダウ
ン切換信号とカウントイネーブル信号とを出力する制御
信号発生回路と、前記カウントイネーブル信号により駆
動制御され、前記アップダウン切換信号に応じてクロッ
ク信号のアップカウントとダウンカウントとを行い、カ
ウント値が“０”となったとき切換制御信号を前記信号
切換回路に供給するアップダウンカウンタとを具備する
ことを特徴とする。

【００２０】さらに、発明は、２つの入力信号のアクテ
ィブ・レベルの幅の差をｎビット（ｎは自然数）の正の
データとして出力する幅比較部と、該幅比較部の出力デ
ータと他のｎビット入力データとの大小を比較する大小
比較部とを有する比較回路において、前記幅比較部は、
切換制御信号に応じて前記２つの入力信号をそのまま出
力する状態及びクロスさせて出力する状態のいずれか一
方に選択的に切り換える信号切換回路と；この信号切換
回路からの２つの出力信号を受け予め決められた真理値
に従ってアップダウン切換信号とカウントイネーブル信
号とを出力する制御信号発生回路と：前記カウントイネ
ーブル信号により駆動制御され、前記アップダウン切換
信号に応じてクロック信号のアップカウントとダウンカ
ウントとを行い、カウント値が“０”となったとき切換
制御信号を前記信号切換回路に供給するアップダウンカ
ウンタとを具備し、前記大小比較部は、前記幅比較部の
出力データと前記他の入力データとの一致を検出して一
致信号を出力する一致検出回路と；前記幅比較部の制御
信号発生回路から出力されるアップダウン切換信号と前
記一致検出回路から出力される一致信号とに基づいて大
小比較信号を発生する大小比較信号発生回路とを具備す
ることを特徴とする。

【００２１】

【実施例】以下、図面を参照してこの発明の実施例を詳
細に説明する。

【００２２】図１は２つの入力信号１０１，１０２のア
クティブ・レベルの幅の差を検出する幅比較部にこの発
明を適用した場合の構成を示すものである。この幅比較
部は、信号切換回路１０、制御信号発生回路１１及びア
ップダウンカウンタ１２により構成される。

【００２３】信号切換回路１０は後述するアップダウン
カウンタ１２からの切換制御信号１１４によって制御さ
れ、切換制御信号１１４が“０”のとき、入力信号１０
１，１０２の２つの信号のうち“１”になっている方の
信号を第１ライン信号１１１として出力し、“０”にな
っている方を第２ライン信号１１２として出力する。切
換制御信号１１４が“１”のときは信号切換は行わな
い。

【００２４】また、切換制御信号１１４が“０”のと
き、入力信号１０１，１０２が共に“１”または“０”
の場合には、どちらかの入力信号が変化して入力信号１
０１，１０２の組み合わせが“１”及び“０”になるま
で現状態を保持し、その組み合わせが“１”及び“０”
になった場合に信号の切換えを行う。そのときの切換制
御信号１１４は“０”になったままであり、信号の切換
えが終了した時点で“１”となる。

【００２５】制御信号発生回路１１は、信号切換回路１
０からの第１、第２のライン信号１１１，１１２を受
け、図２に示す真理値表に基づいてアップダウン切換信
号１０７とカウントイネーブル信号１０８とを出力す
る。

【００２６】アップダウンカウンタ１２はカウントイネ
ーブル信号１０８が“１”のとき動作し、“０”のとき
停止する。そして、カウントイネーブル信号１０８が
“１”の状態で、アップダウン切換信号１０７が“０”
のときクロック信号１０３のアップカウントを行い、
“１”のときクロック信号１０３のダウンカウントを行
う。そのカウント値はｎビットで表され、２つの入力信
号１０１，１０２のアクティブ・レベルの幅の差を示す
データ１０９として出力される。

【００２７】ここで、アップダウンカウンタ１２は、図
２の真理値表から明らかなように、信号切換回路１０か
ら出力される第１のライン信号１１１が“１”のときア
ップカウント、第２のライン信号１１２が“１”のとき
ダウンカウントを行う。よって、アップダウンカウンタ
１２から出力される幅比較データ１０９が常に正のデー
タとなるためには、アップダウンカウンタ１２がダウン
カウントしているときに負のデータとならないように、
第１、第２のライン信号１１１，１１２となる信号１０
１，１０２を切換える必要がある。

【００２８】そこで、アップダウンカウンタ１２のカウ
ント値（幅比較データ）１０９が“０”となったとき、
切換制御信号１１４を信号切換回路１０に送り、入力信
号１０１，１０２のうち“１”の値をとっている方を第
１のライン信号１１１として出力させる。これによっ
て、アップダウンカウンタ１２はカウント値“０”の後
からアップカウントを行うようになる。

【００２９】上記構成において、その動作を図３を参照
して説明する。但し、ここでは説明を簡単にするため、
入力信号１０１のアクティブ・レベル期間後に入力信号
１０２がアクティブ・レベルになるものとする。

【００３０】いま、図３（ａ）に示すように入力信号１
０１の幅が入力信号１０２の幅より広い場合には、入力
信号１０１が第１のライン信号１１１となっている期
間、アップダウンカウンタ１２はアップカウントを行
い、入力信号１０２が第１のライン信号となっている期
間、ダウンカウントを行う。この場合は入力信号１０１
のアクティブ・レベルの幅が入力信号１０２のアクティ
ブ・レベルの幅より広いので、入力信号１０２によるダ
ウンカウント時でもカウント値が“０”には至らない。
よって、幅比較データは正となる。

【００３１】逆に図３（ｂ）に示すように入力信号１０
１の幅が入力信号１０２の幅より狭い場合には、入力信
号１０１によるアップカウント後に入力信号１０２によ
るダウンカウントしていくと、そのカウント値が“０”
に至る。このとき、切換制御信号１１４がアップダウン
カウンタ１２から信号切換回路１０に供給され、入力信
号１０２が第１のライン信号１１１に切換えられるた
め、アップダウンカウンタ１２はアップカウントを行う
ようになる。よって、この場合も幅比較データは正とな
る。

【００３２】したがって、上記構成による幅比較部は、
図３（ａ），（ｂ）からわかるように、入力信号１０
１，１０２のアクティブ・レベルの幅の差を常に正のデ
ータとして出力することができる。

【００３３】図４は幅比較部の結果とさらにもう一つの
入力データとを比較する大小比較部を有する比較回路に
この発明を適用した場合の構成を示すものである。尚、
ここで用いる幅比較部は図１に示した構成であるので、
図１と同一部分に同一符号を付して、その説明を省略す
る。

【００３４】図４において、幅比較部のアップダウンカ
ウンタ１２から出力される幅比較データ１０９は一致検
出回路１４に供給される。この一致検出回路１４は幅比
較データ１０９と他のｎビット入力データ１０４との一
致を検出し、一致検出時に一致信号１０６を出力する。
この一致信号１０６は大小比較信号発生回路１５に供給
される。

【００３５】この大小比較信号発生回路１５は、具体的
には図５に示すように構成される。すなわち、一致信号
１０６はＡＮＤ（論理積）回路１６，１７の各一方の入
力端に供給される。ＡＮＤ回路１６の他方の入力端には
幅比較部の制御信号発生回路１１から出力されるアップ
ダウン切換信号１０７が反転回路２０を介して供給さ
れ、そのＡＮＤ出力はＲ−Ｓラッチ回路１８のセット端
子Ｓに供給される。また、ＡＮＤ回路１７の他方の入力
端には上記アップダウン切換信号１０７がそのまま供給
され、そのＡＮＤ出力は上記Ｒ−Ｓラッチ回路１８のリ
セット端子に供給される。

【００３６】上記Ｒ−Ｓラッチ回路１８のラッチ出力１
１８はＮＯＲ（否定論理和）回路１９の一方の入力端に
供給される。このＮＯＲ回路１９の他方の入力端には一
致検出回路１４からの一致信号１０６が供給され、その
両入力のＮＯＲ出力は大小比較データ１０５として出力
される。

【００３７】上記構成において、以下その動作を説明す
る。

【００３８】まず、幅比較部の幅比較データ１０９が入
力データ１０４と一致した場合、一致検出回路１４がこ
れを検出して一致信号１０６を出力する。このとき、Ａ
ＮＤ回路１６は一致信号１０６とアップダウン切換反転
信号１１５との論理積をとり、ＡＮＤ回路１７は一致信
号１０６とアップダウン切換信号１０７との論理積をと
る。

【００３９】ここで、アップダウン切換反転信号１１５
が“０”、すなわちアップダウンカウンタ１２がアップ
カウントしているときは、ＡＮＤ回路１６は論理積１１
６＝“１”を出力してＲ−Ｓラッチ回路１８をセットす
る。

【００４０】すると、Ｒ−Ｓラッチ回路１８はラッチ信
号１１８を“１”としてＮＯＲ回路１９に出力する。こ
の場合、ＮＯＲ回路１９には一致信号１０６＝“１”が
供給されているので、そのＮＯＲ出力つまり大小比較信
号１０５は“０”となる。

【００４１】また、アップダウン切換信号１０７が
“０”、アップダウンカウンタ１２がダウンカウントし
ているときは、ＡＮＤ回路１７は論理積１１７＝“１”
を出力してＲ−Ｓラッチ回路１８をリセットする。

【００４２】すると、Ｒ−Ｓラッチ回路１８はラッチ信
号１１８を“０”としてＮＯＲ回路１９に出力する。但
し、この場合もＮＯＲ回路１９には一致信号１０６＝
“１”が供給されているので、そのＮＯＲ出力つまり大
小比較信号１０５は“０”となる。

【００４３】次に、幅比較部の幅比較データ１０９が入
力データ１０４と一致していない場合、一致検出回路１
４は一致信号１０６＝“０”を出力する。このとき、Ａ
ＮＤ回路１６，１７の出力１１６，１１７は共に“０”
であり、Ｒ−Ｓラッチ回路１８はその前の一致時の状態
を保持している。ＮＯＲ回路１９はＲ−Ｓラッチ回路１
８のラッチ出力１１８を反転出力する。

【００４４】図６（ａ）に図３（ａ）の場合の幅比較デ
ータ１０９と入力データ１０４＝“４”の場合の各部の
出力動作を示し、図６（ｂ）に図３（ｂ）の場合の幅比
較データ１０９と入力データ１０４＝“１”の場合の各
部出力動作を示す。

【００４５】したがって、上記構成による幅比較部及び
大小比較部を有する比較回路は、図６からも明らかなよ
うに、従来回路と比較して、簡単な回路構成で幅比較デ
ータと他の入力データとの一致及びその大小比較結果を
得ることができ、これによって幅比較部、大小比較部の
ハードウェア規模を小さくでき、しかも高速に比較結果
を得ることができる。

【００４６】尚、この発明は上記実施例に限定されるも
のではなく、その要旨を逸脱しない範囲で種々変形可能
であることはいうまでもない。

【００４７】

【発明の効果】以上述べたようにこの発明によれば、幅
比較部、大小比較部のハードウェア規模が小さく、かつ
高速に比較結果を得ることのできる比較回路を提供する
ことができる。

【図面の簡単な説明】

【図１】この発明の一実施例による比較回路の幅比較部
の構成を示すブロック図である。

【図２】同実施例の制御信号発生回路の２つの入力信号
に対応する真理値を示す図である。

【図３】同実施例の動作を説明するためのタイミングチ
ャートである。

【図４】この発明の他の実施例として幅比較部及び大小
比較部を有する比較回路の構成を示すブロック図であ
る。

【図５】同実施例の大小比較信号発生回路の具体的な構
成を示す論理回路図である。

【図６】同実施例の動作を説明するためのタイミングチ
ャートである。

【図７】従来の幅比較部を有する比較回路の構成を示す
ブロック図である。

【図８】図７の幅比較部の動作を説明するためのタイミ
ングチャートである。

【図９】従来の幅比較部及び大小比較部を有する比較回
路の構成を示すブロック図である。

【図１０】図９の比較回路の動作を説明するためのタイ
ミングチャートである。

【符号の説明】

１０ 信号切換回路 １１ 制御信号発生回路 １２ アップダウンカウンタ １４ 一致検出回路 １５ 大小比較信号発生回路 １６ ＡＮＤ回路 １７ ＡＮＤ回路 １８ Ｒ−Ｓラッチ回路 １９ ＮＯＲ回路 ２０ 否定回路 ２１ カウンタ ２２ カウンタ ２３ 大小比較回路 ２４ 否定回路 ２５ ＥＸ−ＯＲ回路 ２６ ＥＸ−ＯＲ回路 ２７ 加算回路 ２８ 幅比較部 ２９ 大小比較部

Claims (2)

【特許請求の範囲】
1. 【請求項１】 ２つの入力信号のアクティブ・レベルの
   幅の差をｎビット（ｎは自然数）の正のデータとして出
   力する幅比較部を有する比較回路において、前記幅比較
   部は、切換制御信号に応じて前記２つの入力信号をその
   まま出力する状態及びクロスさせて出力する状態のいず
   れか一方に選択的に切り換える信号切換回路と、この信
   号切換回路からの２つの出力信号を受け予め決められた
   真理値に従ってアップダウン切換信号とカウントイネー
   ブル信号とを出力する制御信号発生回路と、前記カウン
   トイネーブル信号により駆動制御され、前記アップダウ
   ン切換信号に応じてクロック信号のアップカウントとダ
   ウンカウントとを行い、カウント値が“０”となったと
   き切換制御信号を前記信号切換回路に供給するアップダ
   ウンカウンタとを具備することを特徴とする比較回路。
2. 【請求項２】 ２つの入力信号のアクティブ・レベルの
   幅の差をｎビット（ｎは自然数）の正のデータとして出
   力する幅比較部と、該幅比較部の出力データと他のｎビ
   ット入力データとの大小を比較する大小比較部とを有す
   る比較回路において、 前記幅比較部は、切換制御信号に応じて前記２つの入力
   信号をそのまま出力する状態及びクロスさせて出力する
   状態のいずれか一方に選択的に切り換える信号切換回路
   と、この信号切換回路からの２つの出力信号を受け予め
   決められた真理値に従ってアップダウン切換信号とカウ
   ントイネーブル信号とを出力する制御信号発生回路と、
   前記カウントイネーブル信号により駆動制御され、前記
   アップダウン切換信号に応じてクロック信号のアップカ
   ウントとダウンカウントとを行い、カウント値が“０”
   となったとき切換制御信号を前記信号切換回路に供給す
   るアップダウンカウンタとを具備し、 前記大小比較部は、前記幅比較部の出力データと前記他
   の入力データとの一致を検出して一致信号を出力する一
   致検出回路と、前記幅比較部の制御信号発生回路から出
   力されるアップダウン切換信号と前記一致検出回路から
   出力される一致信号とに基づいて大小比較信号を発生す
   る大小比較信号発生回路とを具備することを特徴とする
   請求項１記載の比較回路。