JPH05335471A - 集積回路 - Google Patents
集積回路Info
- Publication number
- JPH05335471A JPH05335471A JP14385292A JP14385292A JPH05335471A JP H05335471 A JPH05335471 A JP H05335471A JP 14385292 A JP14385292 A JP 14385292A JP 14385292 A JP14385292 A JP 14385292A JP H05335471 A JPH05335471 A JP H05335471A
- Authority
- JP
- Japan
- Prior art keywords
- leads
- integrated circuit
- difference
- lead
- capacitance
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Abstract
(57)【要約】
【目的】集積回路のパッケージのリードに接続されたイ
ンバータ回路の伝達時間が、リードの静電容量の差によ
り異なる結果になることを防ぐ。 【構成】集積回路の複数のリード１は、それぞれ外部接
続部からシリコンチップ接続部までの長さに差がある。
角の部分にある長さの大きいリード１ａはリード１とリ
ード１間の相互の間隔を離し、中心部にある長さの小さ
いリード１ｂはリード１とリード１間の間隔を近ずける
ことにより、リード１の静電容量を一定とし、静電容量
の差による伝達時間の相異を防ぐ。
ンバータ回路の伝達時間が、リードの静電容量の差によ
り異なる結果になることを防ぐ。 【構成】集積回路の複数のリード１は、それぞれ外部接
続部からシリコンチップ接続部までの長さに差がある。
角の部分にある長さの大きいリード１ａはリード１とリ
ード１間の相互の間隔を離し、中心部にある長さの小さ
いリード１ｂはリード１とリード１間の間隔を近ずける
ことにより、リード１の静電容量を一定とし、静電容量
の差による伝達時間の相異を防ぐ。
Description
【０００１】
【産業上の利用分野】本発明は集積回路に関し、特にパ
ッケージ構造の半導体集積回路に関する。
ッケージ構造の半導体集積回路に関する。
【０００２】
【従来の技術】集積回路の複数のリードは、機械的強度
を得るためパッケージの絶縁性外囲器でおおわれてい
る。
を得るためパッケージの絶縁性外囲器でおおわれてい
る。
【０００３】通常、外囲器より導出されているリード
は、他の電気回路と接続しやすいように加工されてい
る。また、外囲器でおおわれているリードは、外部の電
気回路と接続のため間隔が集積回路が構成されているシ
リコンチップの電極の間隔よりも大きく形成されている
ため外部に導出されるリードとシリコンチップ間に所定
の間隔が必要であり、複数のリードには相互に静電容量
が生じている。
は、他の電気回路と接続しやすいように加工されてい
る。また、外囲器でおおわれているリードは、外部の電
気回路と接続のため間隔が集積回路が構成されているシ
リコンチップの電極の間隔よりも大きく形成されている
ため外部に導出されるリードとシリコンチップ間に所定
の間隔が必要であり、複数のリードには相互に静電容量
が生じている。
【０００４】
【発明が解決しようとする課題】この従来の集積回路の
複数のリードは、それぞれ形状が異るため、静電容量に
差が生じており、リードに接続されている電気回路がＣ
ＭＯＳ構成のインバータの場合、同一インバータであっ
ても電気的に同一デジタル信号がこのインバータに入力
されてもそのリードの静電容量の差により伝達時間に差
が生じてしまうという問題点があった。
複数のリードは、それぞれ形状が異るため、静電容量に
差が生じており、リードに接続されている電気回路がＣ
ＭＯＳ構成のインバータの場合、同一インバータであっ
ても電気的に同一デジタル信号がこのインバータに入力
されてもそのリードの静電容量の差により伝達時間に差
が生じてしまうという問題点があった。
【０００５】特に、同一の回路構成で製造されたシリコ
ンチップをその用途により異なるパッケージに収納しよ
うとした場合、それぞれのパッケージの相互のリードの
静電容量が異り伝達時間に差が生じてしまうという問題
点があった。
ンチップをその用途により異なるパッケージに収納しよ
うとした場合、それぞれのパッケージの相互のリードの
静電容量が異り伝達時間に差が生じてしまうという問題
点があった。
【０００６】本発明の目的は、リードの静電容量が一定
で、接続されたＣＭＯＳ構成のインバータの伝達時間が
一定になる集積回路を提供することにある。
で、接続されたＣＭＯＳ構成のインバータの伝達時間が
一定になる集積回路を提供することにある。
【０００７】
【課題を解決するための手段】本発明の集積回路は、パ
ッケージの外囲器内から外部へ導出され、外部の電気回
路と電気的に接続する複数のリードのそれぞれの静電容
量を一定としたことを特徴とする。
ッケージの外囲器内から外部へ導出され、外部の電気回
路と電気的に接続する複数のリードのそれぞれの静電容
量を一定としたことを特徴とする。
【０００８】
【実施例】次に、本発明の実施例について図面を参照し
て説明する。
て説明する。
【０００９】図１は本発明の第１の実施例の一部切欠き
平面図である。
平面図である。
【００１０】一般的に、静電容量Ｃと対向する電極の面
積Ｈとその電極間の間隔Ｄの間には、Ｃ＝α（Ｈ／Ｄ）
（αは定数）の関係にある。
積Ｈとその電極間の間隔Ｄの間には、Ｃ＝α（Ｈ／Ｄ）
（αは定数）の関係にある。
【００１１】第１の実施例は図１に示すように、パッケ
ージの外囲器２の角にあるリード１ａは長く、外囲器２
の中心からでているリード１ｂは短くなっている。
ージの外囲器２の角にあるリード１ａは長く、外囲器２
の中心からでているリード１ｂは短くなっている。
【００１２】角の部分にあるリード１ａの長さをｅ，リ
ード１相互の間隔をａ中心の部分にあるリード１ｂの長
さをｆリード１相互の間隔をｂとすると、ｆ／ｅとｂ／
ａをほぼ同じとすることにより、リード１間の静電容量
をほぼ同じとすることができる。
ード１相互の間隔をａ中心の部分にあるリード１ｂの長
さをｆリード１相互の間隔をｂとすると、ｆ／ｅとｂ／
ａをほぼ同じとすることにより、リード１間の静電容量
をほぼ同じとすることができる。
【００１３】図２（ａ），（ｂ）は本発明の第２の実施
例の要部平面図及びそのＡ−Ａ′線断面図である。
例の要部平面図及びそのＡ−Ａ′線断面図である。
【００１４】第２の実施例は、図２（ａ），（ｂ）に示
すように、リード１の下方に電気的に接地された接地電
極３を設ける。
すように、リード１の下方に電気的に接地された接地電
極３を設ける。
【００１５】接地電極３と角リード１の間隔をリード１
の長さに応じ、リード１が長い場合、接地電極３との間
隔Ｃを離し、リード１が短い場合は、接地電極３との間
隔ｄを近ずけ、各リード１の静電容量を接地電極３に対
して一定としている。
の長さに応じ、リード１が長い場合、接地電極３との間
隔Ｃを離し、リード１が短い場合は、接地電極３との間
隔ｄを近ずけ、各リード１の静電容量を接地電極３に対
して一定としている。
【００１６】第１の実施例が各リード１間の静電容量を
一定にするのに対し、第２の実施例では接地電極３に対
して静電容量を一定にするという特徴を有する。
一定にするのに対し、第２の実施例では接地電極３に対
して静電容量を一定にするという特徴を有する。
【００１７】
【発明の効果】以上説明したように本発明は、集積回路
のパッケージの外囲器にあるリードの静電容量を一定と
したため、その接続された電気的回路がＣＭＯＳ構成の
インバータの場合に伝達時間が同じになるという効果を
有する。
のパッケージの外囲器にあるリードの静電容量を一定と
したため、その接続された電気的回路がＣＭＯＳ構成の
インバータの場合に伝達時間が同じになるという効果を
有する。
【図１】本発明の第１の実施例の一部切欠き平面図であ
る。
る。
【図２】本発明の第２の実施例の要部平面図及びそのＡ
−Ａ′線断面図である。
−Ａ′線断面図である。
１，１ａ，１ｂ リード ２ 外囲器 ３ 接地電極
Claims (1)
- 【請求項１】 パッケージの外囲器内から外部へ導出さ
れ、外部の電気回路と電気的に接続する複数のリードの
それぞれの静電容量を一定としたことを特徴とする集積
回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14385292A JPH05335471A (ja) | 1992-06-04 | 1992-06-04 | 集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14385292A JPH05335471A (ja) | 1992-06-04 | 1992-06-04 | 集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05335471A true JPH05335471A (ja) | 1993-12-17 |
Family
ID=15348465
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14385292A Pending JPH05335471A (ja) | 1992-06-04 | 1992-06-04 | 集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05335471A (ja) |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5247312A (en) * | 1975-10-14 | 1977-04-15 | Sony Corp | Digital display equipment of receiving frequency |
-
1992
- 1992-06-04 JP JP14385292A patent/JPH05335471A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5247312A (en) * | 1975-10-14 | 1977-04-15 | Sony Corp | Digital display equipment of receiving frequency |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 19971111 |