JPH0533016Y2 - - Google Patents
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- Publication number
- JPH0533016Y2 JPH0533016Y2 JP1985181480U JP18148085U JPH0533016Y2 JP H0533016 Y2 JPH0533016 Y2 JP H0533016Y2 JP 1985181480 U JP1985181480 U JP 1985181480U JP 18148085 U JP18148085 U JP 18148085U JP H0533016 Y2 JPH0533016 Y2 JP H0533016Y2
- Authority
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- Japan
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- package
- substrate
- integrated circuit
- hybrid integrated
- circuit component
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
- 239000000758 substrate Substances 0.000 claims description 22
- 239000003990 capacitor Substances 0.000 claims description 13
- 230000002093 peripheral effect Effects 0.000 claims description 5
- 239000004020 conductor Substances 0.000 claims description 4
- 229910000679 solder Inorganic materials 0.000 claims description 4
- 239000002131 composite material Substances 0.000 description 4
- 238000000034 method Methods 0.000 description 4
- 238000005476 soldering Methods 0.000 description 3
- 239000011248 coating agent Substances 0.000 description 2
- 238000000576 coating method Methods 0.000 description 2
- 230000010354 integration Effects 0.000 description 2
- 238000004806 packaging method and process Methods 0.000 description 2
- WOCIAKWEIIZHES-UHFFFAOYSA-N ruthenium(iv) oxide Chemical compound O=[Ru]=O WOCIAKWEIIZHES-UHFFFAOYSA-N 0.000 description 2
- OKTJSMMVPCPJKN-UHFFFAOYSA-N Carbon Chemical compound [C] OKTJSMMVPCPJKN-UHFFFAOYSA-N 0.000 description 1
- 229910052799 carbon Inorganic materials 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 230000009977 dual effect Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 239000011521 glass Substances 0.000 description 1
- 238000009396 hybridization Methods 0.000 description 1
- 238000009413 insulation Methods 0.000 description 1
- 239000012212 insulator Substances 0.000 description 1
- 238000003475 lamination Methods 0.000 description 1
- 239000000203 mixture Substances 0.000 description 1
- 239000011347 resin Substances 0.000 description 1
- 229920005989 resin Polymers 0.000 description 1
- 238000005488 sandblasting Methods 0.000 description 1
- 238000005245 sintering Methods 0.000 description 1
- 238000009966 trimming Methods 0.000 description 1
Landscapes
- Coils Or Transformers For Communication (AREA)
- Fixed Capacitors And Capacitor Manufacturing Machines (AREA)
- Structures For Mounting Electric Components On Printed Circuit Boards (AREA)
- Parts Printed On Printed Circuit Boards (AREA)
- Non-Adjustable Resistors (AREA)
Description
【考案の詳細な説明】
〔技術分野〕
本考案は混成集積回路に関し、特にICチツプ
を搭載し且つＬ及び／又はＣを内蔵した絶縁基板
より成る混成集積回路に関する。
を搭載し且つＬ及び／又はＣを内蔵した絶縁基板
より成る混成集積回路に関する。
従来、複合部品にはコンデンサ回路網及び／又
はインダクタ回路網を積層技術で板状ないし直方
体形に制作し、その周辺側面に端子電極を形成し
たチツプ型複合部品が知られている。これら複合
部品はプリント配線基板へ塔載して半田付けす
る。プリント配線基板にはさらにICチツプない
しパツケージや抵抗体を塔載してハイブリツド化
する必要があるが、ICパツケージのリードピン
は通常プリント配線基板に明けた多数の穴に差し
込んで半田付けする必要があり、工程が面倒とな
る。しかも、プリント配線基板上にはコンデン
サ、コイル、抵抗、上記した複合部品、ICパツ
ケージなどを所定の数だけ別々に塔載する必要が
あるため、作業の面からだけではなくて、全体が
大型化する欠点がある。
はインダクタ回路網を積層技術で板状ないし直方
体形に制作し、その周辺側面に端子電極を形成し
たチツプ型複合部品が知られている。これら複合
部品はプリント配線基板へ塔載して半田付けす
る。プリント配線基板にはさらにICチツプない
しパツケージや抵抗体を塔載してハイブリツド化
する必要があるが、ICパツケージのリードピン
は通常プリント配線基板に明けた多数の穴に差し
込んで半田付けする必要があり、工程が面倒とな
る。しかも、プリント配線基板上にはコンデン
サ、コイル、抵抗、上記した複合部品、ICパツ
ケージなどを所定の数だけ別々に塔載する必要が
あるため、作業の面からだけではなくて、全体が
大型化する欠点がある。
本考案は混成集積回路における高密度実装を実
現することを目的とする。
現することを目的とする。
本考案の他の目的は、汎用のICパツケージを
塔載して構成される高密度実装型の混成集積回路
を提供することにある。
塔載して構成される高密度実装型の混成集積回路
を提供することにある。
本考案の混成集積回路部品は、複数のコンデン
サ及び（又は）複数のインダクタを長方形または
正方形絶縁性基板内に内蔵させ、さらに前記基板
上にICパツケージを塔載し、ICパツケージ周辺
に一定間隔で第２端子電極を形成し、前記基板の
周辺にはコンデンサ等に接続する第１端子電極を
形成し、これらの第１及び第２端子電極を互に整
列させて対応するものを半田接続したことを特徴
とする。
サ及び（又は）複数のインダクタを長方形または
正方形絶縁性基板内に内蔵させ、さらに前記基板
上にICパツケージを塔載し、ICパツケージ周辺
に一定間隔で第２端子電極を形成し、前記基板の
周辺にはコンデンサ等に接続する第１端子電極を
形成し、これらの第１及び第２端子電極を互に整
列させて対応するものを半田接続したことを特徴
とする。
本考案によれば、コンデンサ等を内蔵する基板
の端子電極は完全に規格化されており、同じく規
格化されたICパツケージと単純に組合せるだけ
で集積度の高い混成複合回路部品とすることがで
きる。
の端子電極は完全に規格化されており、同じく規
格化されたICパツケージと単純に組合せるだけ
で集積度の高い混成複合回路部品とすることがで
きる。
好ましい例においては、ICパツケージと基板
の間に抵抗回路網を介在させることにより、集積
度をさらに高めることができる。
の間に抵抗回路網を介在させることにより、集積
度をさらに高めることができる。
図面を参照して本考案の混成集積回路部品を詳
しく説明する。図面はすべて同じ実施例を説明す
る図で、第７図は本考案の混成集積回路部品１を
示す。部品１はコンデンサ回路網内蔵形絶縁基板
２とその表面に塔載されたICパツケージ３とに
より成る。なお例示はコンデンサ内蔵型のものに
ついて行うが、インダクタ内蔵型、或いは両者混
合型のものについても本考案は同様に成立するこ
とに注意すべきである。基板２とICパツケージ
３とはいずれも周辺側面にそれぞれ外部端子電極
４，５（これらは以下それぞれ第１及びＢ端子電
極と呼ぶこともある）を同一の一定間隔で有し、
互に半田接続されている。
しく説明する。図面はすべて同じ実施例を説明す
る図で、第７図は本考案の混成集積回路部品１を
示す。部品１はコンデンサ回路網内蔵形絶縁基板
２とその表面に塔載されたICパツケージ３とに
より成る。なお例示はコンデンサ内蔵型のものに
ついて行うが、インダクタ内蔵型、或いは両者混
合型のものについても本考案は同様に成立するこ
とに注意すべきである。基板２とICパツケージ
３とはいずれも周辺側面にそれぞれ外部端子電極
４，５（これらは以下それぞれ第１及びＢ端子電
極と呼ぶこともある）を同一の一定間隔で有し、
互に半田接続されている。
基板２の構成は第１〜第５図に示され、それに
第１端子電極４及び所望により他の素子を塔載し
た状態は第３〜５図に示されている。第１〜２図
において、基板２は第２図の断面に示すように絶
縁体（この例ではなくべく誘電体）層と導体６と
の積層体を焼結して得たものであり、内部に所定
数及び容量のコンデンサＣ１〜Ｃ９と配線とを有
する。第１図は分り易くするために基板表面にこ
れらを表示したが実際には内部にあるものと理解
されたい。基板２は長方形に形成され、その周辺
には内部のコンデンサや内部導体に接続する外部
端子電極１〜８，９〜１６，１７〜１８，１９〜
２０が形成されている。これらのうち、端子電極
１〜８，１〜１６は後述のICパツケージ３の端
子電極と等しい間隔で形成される。
第１端子電極４及び所望により他の素子を塔載し
た状態は第３〜５図に示されている。第１〜２図
において、基板２は第２図の断面に示すように絶
縁体（この例ではなくべく誘電体）層と導体６と
の積層体を焼結して得たものであり、内部に所定
数及び容量のコンデンサＣ１〜Ｃ９と配線とを有
する。第１図は分り易くするために基板表面にこ
れらを表示したが実際には内部にあるものと理解
されたい。基板２は長方形に形成され、その周辺
には内部のコンデンサや内部導体に接続する外部
端子電極１〜８，９〜１６，１７〜１８，１９〜
２０が形成されている。これらのうち、端子電極
１〜８，１〜１６は後述のICパツケージ３の端
子電極と等しい間隔で形成される。
第３〜４図に示すように基板１の表面には第１
電極４に接続するそれらより大きい幅の半田パツ
ド電極７を更に設け、これらの電極７に接続する
各種抵抗体R1〜R9と配設を形成する。第４図に
は図式的に第３図のＢ−Ｂ断面を示したが、この
中で８はRuO２等の抵抗体であり、９はAg−Pd
系導体である。次いで抵抗体８をサンドプラスト
やレーザトリミングにより所定の値に調整した
後、パツド電極７の部分を除く部分１０（パツド
電極７を１個だけ示し、他は図示しない第５図の
斜線部分）に樹脂コートまたはガラスコートを行
つて絶縁保護する。
電極４に接続するそれらより大きい幅の半田パツ
ド電極７を更に設け、これらの電極７に接続する
各種抵抗体R1〜R9と配設を形成する。第４図に
は図式的に第３図のＢ−Ｂ断面を示したが、この
中で８はRuO２等の抵抗体であり、９はAg−Pd
系導体である。次いで抵抗体８をサンドプラスト
やレーザトリミングにより所定の値に調整した
後、パツド電極７の部分を除く部分１０（パツド
電極７を１個だけ示し、他は図示しない第５図の
斜線部分）に樹脂コートまたはガラスコートを行
つて絶縁保護する。
次の第６図のように基板２の上にICパツケー
ジ３を塔載する。ICパツケージ３の周辺には第
１端子電極４に対応した間隔で第２端子電極５が
形成される。端子電極５はICパツケージの周辺
側面に沿つて下方へ延び次いで水平に外方に延び
てパツド７（１個のみ図示し、他は省略）に乗つ
ている。第２電極５とパツド７とを半田づけする
ことにより本考案の混成集積回路部品１は第７図
（パツド電極は１個だけ図示）のように完成する。
ジ３を塔載する。ICパツケージ３の周辺には第
１端子電極４に対応した間隔で第２端子電極５が
形成される。端子電極５はICパツケージの周辺
側面に沿つて下方へ延び次いで水平に外方に延び
てパツド７（１個のみ図示し、他は省略）に乗つ
ている。第２電極５とパツド７とを半田づけする
ことにより本考案の混成集積回路部品１は第７図
（パツド電極は１個だけ図示）のように完成する。
本考案によれば、ICパツケージ３は直接基板
２の上に塔載されると共に、基板内に所定のＣ
（又はLC又はＬ）回路網が作り込まれているの
で、集積性の高い部品が提供される。またICパ
ツケージを汎用規格品として構成し、第２端子電
極５と第１電極４とを同じ間隔で構成することに
より、かつまたそれらの間に半田パツドを介在さ
せることにより、両者を容易に接続でき、基板２
の第１端子電極をIC用の接続手段としても活用
して回路部品１をプリント配線基板（図示せず）
上へ取付けることができる。こうして従来のよう
な面倒な組立工程が必要でなくなり、作業性も集
積性も高いものとなる。なお、第２端子電極５を
実施例のようにＬ字形に形成すると作業性は改善
される。また、図示のICパツケージはデユアル
インライン型であるが、フラツトパツケージタイ
プのICパツケージに本考案を適用することも可
能である。
２の上に塔載されると共に、基板内に所定のＣ
（又はLC又はＬ）回路網が作り込まれているの
で、集積性の高い部品が提供される。またICパ
ツケージを汎用規格品として構成し、第２端子電
極５と第１電極４とを同じ間隔で構成することに
より、かつまたそれらの間に半田パツドを介在さ
せることにより、両者を容易に接続でき、基板２
の第１端子電極をIC用の接続手段としても活用
して回路部品１をプリント配線基板（図示せず）
上へ取付けることができる。こうして従来のよう
な面倒な組立工程が必要でなくなり、作業性も集
積性も高いものとなる。なお、第２端子電極５を
実施例のようにＬ字形に形成すると作業性は改善
される。また、図示のICパツケージはデユアル
インライン型であるが、フラツトパツケージタイ
プのICパツケージに本考案を適用することも可
能である。
第１図は本考案の混成集積回路部品の基板の平
面図、第２図は第１図のＡ−Ａ断面図、第３図は
基板表面に所定抵抗網を設けた平面図、第４図は
第３図のＢ−Ｂ断面図、第５図は絶縁層を示す基
板平面図、第６図はICパツケージを塔載する工
程を示す平面図、及び第７図は本考案の混成集積
回路部品の斜視図である。
面図、第２図は第１図のＡ−Ａ断面図、第３図は
基板表面に所定抵抗網を設けた平面図、第４図は
第３図のＢ−Ｂ断面図、第５図は絶縁層を示す基
板平面図、第６図はICパツケージを塔載する工
程を示す平面図、及び第７図は本考案の混成集積
回路部品の斜視図である。
Claims (1)
- 【実用新案登録請求の範囲】 １ 複数のコンデンサ、複数のインダクタ、また
はこれら両者を長方形または方形の絶縁基板内
に内蔵させ、これらのコンデンサ等の各々を引
出導体により該基板の周辺側面から上面に定間
隔で形成した多数の第１端子電極へ引出し、上
記上面において前記第１端子の各々に後記IC
パツケージの底面まで延びる半田パツド電極を
形成し、前記基板の上面中央に前記電極と同一
の間隔で周辺側面に第２端子電極を有する長方
形または方形ICパツケージを搭載し、前記両
端子電極を整列させて前記半田パツド電極を介
して互いに半田付けしたことを特徴とする混成
集積回路部品。 ２ 第２端子電極の端部は基板の表面に沿つて延
びている第１項記載の混成集積回路部品。 ３ 絶縁性基板は表面に配線及び抵抗体を所定の
配置及びパターンで形成しており、ICパツケ
ージはこれらの配線及び抵抗体を覆うように絶
縁体基板上に塔載されている前記第１項または
第２項に記載の混成集積回路部品。 ４ 第１及び第２端子電極はパツド電極を介在し
て接続されている前記第１〜第３項のいずれか
に記載の混成集積回路部品。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1985181480U JPH0533016Y2 (ja) | 1985-11-27 | 1985-11-27 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1985181480U JPH0533016Y2 (ja) | 1985-11-27 | 1985-11-27 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6291455U JPS6291455U (ja) | 1987-06-11 |
| JPH0533016Y2 true JPH0533016Y2 (ja) | 1993-08-23 |
Family
ID=31126386
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1985181480U Expired - Lifetime JPH0533016Y2 (ja) | 1985-11-27 | 1985-11-27 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0533016Y2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4120562B2 (ja) * | 2003-10-31 | 2008-07-16 | 沖電気工業株式会社 | 受動素子チップ、高集積モジュール、受動素子チップの製造方法、及び高集積モジュールの製造方法。 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5994856A (ja) * | 1982-11-24 | 1984-05-31 | Matsushita Electric Ind Co Ltd | 複合回路装置とその実装方法 |
-
1985
- 1985-11-27 JP JP1985181480U patent/JPH0533016Y2/ja not_active Expired - Lifetime
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5994856A (ja) * | 1982-11-24 | 1984-05-31 | Matsushita Electric Ind Co Ltd | 複合回路装置とその実装方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6291455U (ja) | 1987-06-11 |
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