JPH05327421A - シュミット回路 - Google Patents
シュミット回路Info
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- JPH05327421A JPH05327421A JP4122440A JP12244092A JPH05327421A JP H05327421 A JPH05327421 A JP H05327421A JP 4122440 A JP4122440 A JP 4122440A JP 12244092 A JP12244092 A JP 12244092A JP H05327421 A JPH05327421 A JP H05327421A
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Abstract
(57)【要約】
【目的】コンパレータを用いて構成されるシュミット回
路であって、回路構成素子数が少なく、消費電流の小さ
いミット回路。 【構成】電源電圧を抵抗Ｒ４，Ｒ５の組および抵抗Ｒ
６，Ｒ７の組で、シュミット回路のスレッショルド電圧
になるように分圧する。抵抗Ｒ６，Ｒ７の間にＮＭＯＳ
トランジスタＮ３，Ｎ４の直列回路からなるスイッチン
グ回路を設け、抵抗Ｒ４，Ｒ５の間にＮＭＯＳトランジ
スタＮ１，Ｎ２の直列回路からなるスイッチング回路を
設ける。それぞれのスイッチング回路の開閉状態を、コ
ンパレータ１の出力信号の反転信号（インバータ６の出
力）または正転信号（インバータ７の出力）で互いに反
対状態になるように制御し、分圧電圧を切り替えてコン
パレータ１のリファレンス電圧として−端子に入力す
る。
路であって、回路構成素子数が少なく、消費電流の小さ
いミット回路。 【構成】電源電圧を抵抗Ｒ４，Ｒ５の組および抵抗Ｒ
６，Ｒ７の組で、シュミット回路のスレッショルド電圧
になるように分圧する。抵抗Ｒ６，Ｒ７の間にＮＭＯＳ
トランジスタＮ３，Ｎ４の直列回路からなるスイッチン
グ回路を設け、抵抗Ｒ４，Ｒ５の間にＮＭＯＳトランジ
スタＮ１，Ｎ２の直列回路からなるスイッチング回路を
設ける。それぞれのスイッチング回路の開閉状態を、コ
ンパレータ１の出力信号の反転信号（インバータ６の出
力）または正転信号（インバータ７の出力）で互いに反
対状態になるように制御し、分圧電圧を切り替えてコン
パレータ１のリファレンス電圧として−端子に入力す
る。
Description
【０００１】
【産業上の利用分野】本発明はシュミット回路に関し、
特に、コンパレータを用いて構成されているシュミット
回路に関する。
特に、コンパレータを用いて構成されているシュミット
回路に関する。
【０００２】
【従来の技術】従来、この種のシュミット回路は図３に
示すように、＋入力端子同士が接続されそれぞれの−入
力端子に、抵抗Ｒ１〜Ｒ４による分圧等でつくられた異
なるリファレンス電圧が印加される２つのコンパレータ
１Ａ，１Ｂと、これらのコンパレータ１Ａ，１Ｂの出力
をそのまま、またはインバータ２を介して入力される２
つのＮＯＲ回路４Ａ，４ＢからなるＲＳラッチ回路とで
構成されている。
示すように、＋入力端子同士が接続されそれぞれの−入
力端子に、抵抗Ｒ１〜Ｒ４による分圧等でつくられた異
なるリファレンス電圧が印加される２つのコンパレータ
１Ａ，１Ｂと、これらのコンパレータ１Ａ，１Ｂの出力
をそのまま、またはインバータ２を介して入力される２
つのＮＯＲ回路４Ａ，４ＢからなるＲＳラッチ回路とで
構成されている。
【０００３】以下に、このシュミット回路の動作につい
て図４を用いて説明する。今、図３において、入力端子
（２つのコンパレータ１Ａ，１Ｂの＋入力端子）９に０
Ｖから入力電圧ＶINを追加していったとき、コンパレー
タ１Ａ，１Ｂのリファレンス電圧が例えば１Ｖと２Ｖで
あるとすると、入力電圧が０Ｖのときは２つのコンパレ
ータ１Ａ，１Ｂ共ロウ出力であるので、ラッチ回路の出
力はロウとなる。入力電圧ＶINが２Ｖ（図４中Ｂで示
す）を越えると、２つのコンパレータ１Ａ，１Ｂの出力
が共にハイとなるのでラッチ回路の出力はハイとなる。
て図４を用いて説明する。今、図３において、入力端子
（２つのコンパレータ１Ａ，１Ｂの＋入力端子）９に０
Ｖから入力電圧ＶINを追加していったとき、コンパレー
タ１Ａ，１Ｂのリファレンス電圧が例えば１Ｖと２Ｖで
あるとすると、入力電圧が０Ｖのときは２つのコンパレ
ータ１Ａ，１Ｂ共ロウ出力であるので、ラッチ回路の出
力はロウとなる。入力電圧ＶINが２Ｖ（図４中Ｂで示
す）を越えると、２つのコンパレータ１Ａ，１Ｂの出力
が共にハイとなるのでラッチ回路の出力はハイとなる。
【０００４】逆に、入力電圧ＶINを５Ｖから０Ｖへと下
げていくと、ＶIN＝５Ｖの時はラッチ回路の出力はハイ
である。そして、入力電圧ＶINが１Ｖ（図４中Ａで示
す）より下がると、ラッチ回路の出力がロウとなる。
げていくと、ＶIN＝５Ｖの時はラッチ回路の出力はハイ
である。そして、入力電圧ＶINが１Ｖ（図４中Ａで示
す）より下がると、ラッチ回路の出力がロウとなる。
【０００５】
【発明が解決しようとする課題】上述した従来のシュミ
ット回路は、回路構成が複雑であり、半導体集積回路の
チップ上にレイアウトしようとした場合大きな面積をと
ってしまう。また、コンパレータを２つ使っているので
回路電流が多く流れてしまうという問題点があった。
ット回路は、回路構成が複雑であり、半導体集積回路の
チップ上にレイアウトしようとした場合大きな面積をと
ってしまう。また、コンパレータを２つ使っているので
回路電流が多く流れてしまうという問題点があった。
【０００６】本発明は、上記の問題に鑑みてなされたも
のであって、回路構成が簡単で消費電流の少ないシュミ
ット回路を提供することを特徴とする。
のであって、回路構成が簡単で消費電流の少ないシュミ
ット回路を提供することを特徴とする。
【０００７】
【課題を解決するための手段】本発明のシュミット回路
は、入力電圧をリファレンス電圧入力端の電圧と比較
し、比較結果に応じて出力を反転させるコンパレータ
と、所定電圧を分圧する少なくとも二以上の抵抗の互い
に隣り合う抵抗の間に、ＭＯＳ電界効果トランジスタの
直列回路からなり直列接続点が前記コンパレータのリフ
ァレンス電圧入力端に接続される第１のスイッチング回
路が設けられ、このスイッチング回路が閉状態の時に直
列接続点に第１のリファレンス電圧を発生する第１の分
圧回路と、所定電圧を分圧する少なくとも二以上の抵抗
の互いに隣り合う抵抗の間に、ＭＯＳ電界効果トランジ
スタの直列回路からなり直列接続点が前記コンパレータ
のリファレンス電圧入力端に接続される第２のスイッチ
ング回路が設けられ、このスイッチング回路が閉状態の
時に直列接続点に前記第１のリファレンス電圧とは異な
る第２のリファレンス電圧を発生する第２の分圧回路
と、前記コンパレータの出力信号の反転信号および正転
信号により、前記第１のスイッチング回路の開閉状態と
前記第２のスイッチング回路の開閉状態とを互いに反対
状態に制御する手段とを備えたことを特徴としている。
は、入力電圧をリファレンス電圧入力端の電圧と比較
し、比較結果に応じて出力を反転させるコンパレータ
と、所定電圧を分圧する少なくとも二以上の抵抗の互い
に隣り合う抵抗の間に、ＭＯＳ電界効果トランジスタの
直列回路からなり直列接続点が前記コンパレータのリフ
ァレンス電圧入力端に接続される第１のスイッチング回
路が設けられ、このスイッチング回路が閉状態の時に直
列接続点に第１のリファレンス電圧を発生する第１の分
圧回路と、所定電圧を分圧する少なくとも二以上の抵抗
の互いに隣り合う抵抗の間に、ＭＯＳ電界効果トランジ
スタの直列回路からなり直列接続点が前記コンパレータ
のリファレンス電圧入力端に接続される第２のスイッチ
ング回路が設けられ、このスイッチング回路が閉状態の
時に直列接続点に前記第１のリファレンス電圧とは異な
る第２のリファレンス電圧を発生する第２の分圧回路
と、前記コンパレータの出力信号の反転信号および正転
信号により、前記第１のスイッチング回路の開閉状態と
前記第２のスイッチング回路の開閉状態とを互いに反対
状態に制御する手段とを備えたことを特徴としている。
【０００８】
【実施例】次に本発明の好適な実施例について図面を参
照して説明する。図１は本発明の第１の実施例の回路図
である。図１を参照すると、本実施例では、外部信号の
入力端子９がコンパレータ１の＋入力端子に接続されて
いる。コンパレータ１の−入力端子は、高位電源線３と
接地線５との間に設けられた抵抗Ｒ４，Ｒ５の組および
抵抗Ｒ６，７の組とこれらの抵抗組を構成する２つの抵
抗にはさまれこれらの抵抗と直列につながれているＭＯ
ＳトランジスタＮ１，Ｎ２の直列回路およびＮＭＯＳト
ランジスタＮ３，Ｎ４の直列回路で作られるリファレン
ス電圧が与えられている。抵抗の値は、このシュミット
回路のスレッショルド電圧により決定され、例えば、電
源が５Ｖのとき、スレッショルド電圧を１Ｖと２Ｖにす
るには、抵抗Ｒ４と抵抗Ｒ５の抵抗値比は４：１となる
様にし、抵抗Ｒ６と抵抗Ｒ７の比を３：２となる様にす
る。
照して説明する。図１は本発明の第１の実施例の回路図
である。図１を参照すると、本実施例では、外部信号の
入力端子９がコンパレータ１の＋入力端子に接続されて
いる。コンパレータ１の−入力端子は、高位電源線３と
接地線５との間に設けられた抵抗Ｒ４，Ｒ５の組および
抵抗Ｒ６，７の組とこれらの抵抗組を構成する２つの抵
抗にはさまれこれらの抵抗と直列につながれているＭＯ
ＳトランジスタＮ１，Ｎ２の直列回路およびＮＭＯＳト
ランジスタＮ３，Ｎ４の直列回路で作られるリファレン
ス電圧が与えられている。抵抗の値は、このシュミット
回路のスレッショルド電圧により決定され、例えば、電
源が５Ｖのとき、スレッショルド電圧を１Ｖと２Ｖにす
るには、抵抗Ｒ４と抵抗Ｒ５の抵抗値比は４：１となる
様にし、抵抗Ｒ６と抵抗Ｒ７の比を３：２となる様にす
る。
【０００９】更に、コンパレータ１の出力端には２つの
インバータ回路６，７が直列につながれている。各々の
インバータ回路の出力端は、リファレンス電圧をつくる
ために設けられた直列接続のＮＭＯＳトランジスタＮ
３，Ｎ４の共通ゲート又は直列接続のＮＭＯＳトランジ
スタＮ１，Ｎ２の共通ゲートにつながれている。
インバータ回路６，７が直列につながれている。各々の
インバータ回路の出力端は、リファレンス電圧をつくる
ために設けられた直列接続のＮＭＯＳトランジスタＮ
３，Ｎ４の共通ゲート又は直列接続のＮＭＯＳトランジ
スタＮ１，Ｎ２の共通ゲートにつながれている。
【００１０】本実施例の動作について、以下に説明す
る。図１において、入力端子９に例えば０Ｖが印加され
たとすると、コンパレータ１の出力はロウとなる。従っ
て、１段目のインバータ６の出力はハイとなり２段目の
インバータ７の出力はロウとなる。よって、１段目のイ
ンバータ６の出力端に接続されたＮＭＯＳトランジスタ
Ｎ３，Ｎ４はオンし、２段目のインバータ７の出力端に
接続されたＮＭＯＳトランジスタＮ１，Ｎ２はオフす
る。この結果、リファレンス電圧は電源電圧５Ｖが抵抗
Ｒ６と抵抗Ｒ７とによって分圧された値となり、本実施
例の場合２Ｖとなっている。従って、この後入力電圧Ｖ
INを０Ｖから少しづつ上げてゆき、２Ｖを越えると、コ
ンパレータ１の出力は図４に示すように反転する。この
ため、ＮＭＯＳトランジスタＮ３，Ｎ４がオフし、代っ
てもう一方のＮＭＯＳトランジスタＮ１，Ｎ２がオンす
る。その結果、リファレンス電圧は２Ｖから１Ｖに切り
替る。
る。図１において、入力端子９に例えば０Ｖが印加され
たとすると、コンパレータ１の出力はロウとなる。従っ
て、１段目のインバータ６の出力はハイとなり２段目の
インバータ７の出力はロウとなる。よって、１段目のイ
ンバータ６の出力端に接続されたＮＭＯＳトランジスタ
Ｎ３，Ｎ４はオンし、２段目のインバータ７の出力端に
接続されたＮＭＯＳトランジスタＮ１，Ｎ２はオフす
る。この結果、リファレンス電圧は電源電圧５Ｖが抵抗
Ｒ６と抵抗Ｒ７とによって分圧された値となり、本実施
例の場合２Ｖとなっている。従って、この後入力電圧Ｖ
INを０Ｖから少しづつ上げてゆき、２Ｖを越えると、コ
ンパレータ１の出力は図４に示すように反転する。この
ため、ＮＭＯＳトランジスタＮ３，Ｎ４がオフし、代っ
てもう一方のＮＭＯＳトランジスタＮ１，Ｎ２がオンす
る。その結果、リファレンス電圧は２Ｖから１Ｖに切り
替る。
【００１１】尚、本実施例において、ＮＭＯＳトランジ
スタＮ１，Ｎ２をＰＭＯＳトランジスタに代え、ゲート
にインバータ６の出力を入力し、ＮＭＯＳトランジスタ
Ｎ３，Ｎ４をＰＭＯＳトランジスタに代えてゲートにイ
ンバータ７の出力を入力するようにしても、同様の効果
が得られる。
スタＮ１，Ｎ２をＰＭＯＳトランジスタに代え、ゲート
にインバータ６の出力を入力し、ＮＭＯＳトランジスタ
Ｎ３，Ｎ４をＰＭＯＳトランジスタに代えてゲートにイ
ンバータ７の出力を入力するようにしても、同様の効果
が得られる。
【００１２】次に、本発明の第２の実施例のついて図面
を説明する。図２は、本発明の第２の実施例の回路図で
ある。図２を参照すると、本実施例は、外部信号の入力
端子９がコンパレータ１の＋入力端子に接続されてい
る。コンパレータ１の−入力端子には高位電源線３と接
地線５との間に設けられた抵抗Ｒ４，Ｒ５の組および抵
抗Ｒ６，Ｒ７の組とこれらの抵抗組を構成する２つの抵
抗にはさまれこれらの抵抗と直列につながれているＰＭ
ＯＳトランジスタＰ１とＮＭＯＳトランジスタの直列回
路およびＰＭＯＳトランジスタＰ２とＮＭＯＳトランジ
スタＮ６の直列回路によって作られるリファレンス電圧
が与えられている。抵抗の値は、このシュミット回路の
スレッショルド電圧により決定され、例えば、電源が５
Ｖのときスレッショルド電圧を１Ｖと２Ｖ程度にするに
は、抵抗Ｒ４と抵抗Ｒ５の抵抗値比は３：２になるよう
にし、抵抗Ｒ６と抵抗Ｒ７の抵抗値比を３：１となるよ
うにする。
を説明する。図２は、本発明の第２の実施例の回路図で
ある。図２を参照すると、本実施例は、外部信号の入力
端子９がコンパレータ１の＋入力端子に接続されてい
る。コンパレータ１の−入力端子には高位電源線３と接
地線５との間に設けられた抵抗Ｒ４，Ｒ５の組および抵
抗Ｒ６，Ｒ７の組とこれらの抵抗組を構成する２つの抵
抗にはさまれこれらの抵抗と直列につながれているＰＭ
ＯＳトランジスタＰ１とＮＭＯＳトランジスタの直列回
路およびＰＭＯＳトランジスタＰ２とＮＭＯＳトランジ
スタＮ６の直列回路によって作られるリファレンス電圧
が与えられている。抵抗の値は、このシュミット回路の
スレッショルド電圧により決定され、例えば、電源が５
Ｖのときスレッショルド電圧を１Ｖと２Ｖ程度にするに
は、抵抗Ｒ４と抵抗Ｒ５の抵抗値比は３：２になるよう
にし、抵抗Ｒ６と抵抗Ｒ７の抵抗値比を３：１となるよ
うにする。
【００１３】更に、コンパレータ１の出力端には２つの
インバータ回路６，７が直列につながれている。各々の
インバータ回路の出力端は、リファレンス電圧をつくる
ために設けられたＰＭＯＳトランジスタＰ２とＮＭＯＳ
トランジスタのゲートまたはＰＭＯＳトランジスタＰ１
とＮＭＯＳトランジスチＮ６のゲートにそれぞれ接続さ
れている。
インバータ回路６，７が直列につながれている。各々の
インバータ回路の出力端は、リファレンス電圧をつくる
ために設けられたＰＭＯＳトランジスタＰ２とＮＭＯＳ
トランジスタのゲートまたはＰＭＯＳトランジスタＰ１
とＮＭＯＳトランジスチＮ６のゲートにそれぞれ接続さ
れている。
【００１４】本実施例は、以下のように動作する。図２
において、入力端子９に０Ｖが印加されたとするとコン
パレータ１の出力はロウとなる。従って、１段目のイン
バータ６の出力はハイとなり、２段目のインバータ７の
出力はロウとなる。よって、１段目のインバータ６の出
力端に接続されたＮＭＯＳトランジスタＮ５がオンし、
又、２段目のインバータ７の出力端に接続されたＰＭＯ
ＳトランジスタＰ１もオンするので、リファレンス電圧
は、電源電圧５Ｖが抵抗Ｒ４と抵抗Ｒ５によって分圧さ
れた値となる（２Ｖ）。従ってこの後入力電圧ＶINを０
Ｖから少しづつ上げてゆき、２Ｖを越えると、コンパレ
ータ１の出力は図４に示すように反転し、これによって
リファレンス電圧は２Ｖから１Ｖに切り替る。
において、入力端子９に０Ｖが印加されたとするとコン
パレータ１の出力はロウとなる。従って、１段目のイン
バータ６の出力はハイとなり、２段目のインバータ７の
出力はロウとなる。よって、１段目のインバータ６の出
力端に接続されたＮＭＯＳトランジスタＮ５がオンし、
又、２段目のインバータ７の出力端に接続されたＰＭＯ
ＳトランジスタＰ１もオンするので、リファレンス電圧
は、電源電圧５Ｖが抵抗Ｒ４と抵抗Ｒ５によって分圧さ
れた値となる（２Ｖ）。従ってこの後入力電圧ＶINを０
Ｖから少しづつ上げてゆき、２Ｖを越えると、コンパレ
ータ１の出力は図４に示すように反転し、これによって
リファレンス電圧は２Ｖから１Ｖに切り替る。
【００１５】
【発明の効果】以上説明したように、本発明は、コンパ
レータを１つにし、抵抗により分圧されたリファレンス
電圧を、直列につないだＮＭＯＳトランジスタまたはＰ
ＭＯＳトランジスタを介して入力電圧によって選択し取
りだしコンパレータに与えているので、トランジスタの
数を、コンパレータを２つ用いた従来のシュミット回路
の６５％に低減できる。また、回路の消費電流も従来の
１／２に低減できる。同様な入力回路が複数ある場合で
も、抵抗等は１組で済むので、シュミット回路の構成素
子数の低減効果は更に顕著である。
レータを１つにし、抵抗により分圧されたリファレンス
電圧を、直列につないだＮＭＯＳトランジスタまたはＰ
ＭＯＳトランジスタを介して入力電圧によって選択し取
りだしコンパレータに与えているので、トランジスタの
数を、コンパレータを２つ用いた従来のシュミット回路
の６５％に低減できる。また、回路の消費電流も従来の
１／２に低減できる。同様な入力回路が複数ある場合で
も、抵抗等は１組で済むので、シュミット回路の構成素
子数の低減効果は更に顕著である。
【図１】本発明の第１の実施例の回路図である。
【図２】本発明の第２の実施例の回路図である。
【図３】従来のシュミット回路の一例の回路図である。
【図４】シュミット回路の入出力特性を示す図である。
１，１Ａ，１Ｂ コンパレータ ２，６，７ インバータ ３ 高位電源線 ４Ａ，４Ｂ ＮＯＲ回路 ５ 接地線 ９ 入力端子
Claims (1)
- 【請求項１】 入力電圧をリファレンス電圧入力端の電
圧と比較し、比較結果に応じて出力を反転させるコンパ
レータと、 所定電圧を分圧する少なくとも二以上の抵抗の互いに隣
り合う抵抗の間に、ＭＯＳ電界効果トランジスタの直列
回路からなり直列接続点が前記コンパレータのリファレ
ンス電圧入力端に接続される第１のスイッチング回路が
設けられ、このスイッチング回路が閉状態の時に直列接
続点に第１のリファレンス電圧を発生する第１の分圧回
路と、 所定電圧を分圧する少なくとも二以上の抵抗の互いに隣
り合う抵抗の間に、ＭＯＳ電界効果トランジスタの直列
回路からなり直列接続点が前記コンパレータのリファレ
ンス電圧入力端に接続される第２のスイッチング回路が
設けられ、このスイッチング回路が閉状態の時に直列接
続点に前記第１のリファレンス電圧とは異なる第２のリ
ファレンス電圧を発生する第２の分圧回路と、 前記コンパレータの出力信号の反転信号および正転信号
により、前記第１のスイッチング回路の開閉状態と前記
第２のスイッチング回路の開閉状態とを互いに反対状態
に制御する手段とを備えたことを特徴とするシュミット
回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4122440A JPH05327421A (ja) | 1992-05-15 | 1992-05-15 | シュミット回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4122440A JPH05327421A (ja) | 1992-05-15 | 1992-05-15 | シュミット回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05327421A true JPH05327421A (ja) | 1993-12-10 |
Family
ID=14835901
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4122440A Pending JPH05327421A (ja) | 1992-05-15 | 1992-05-15 | シュミット回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05327421A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2009025096A1 (ja) * | 2007-08-21 | 2009-02-26 | Seiko Instruments Inc. | 磁気センサ回路 |
-
1992
- 1992-05-15 JP JP4122440A patent/JPH05327421A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2009025096A1 (ja) * | 2007-08-21 | 2009-02-26 | Seiko Instruments Inc. | 磁気センサ回路 |
| JP2009047585A (ja) * | 2007-08-21 | 2009-03-05 | Seiko Instruments Inc | 磁気センサ回路 |
| CN101779137A (zh) * | 2007-08-21 | 2010-07-14 | 精工电子有限公司 | 磁性传感器电路 |
| US8212555B2 (en) | 2007-08-21 | 2012-07-03 | Seiko Instruments Inc. | Magnetic sensor circuit |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 19981201 |