JPH05326888A - 半導体装置、ｓｒａｍ及びその製造方法 - Google Patents
半導体装置、ｓｒａｍ及びその製造方法Info
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- JPH05326888A JPH05326888A JP4148437A JP14843792A JPH05326888A JP H05326888 A JPH05326888 A JP H05326888A JP 4148437 A JP4148437 A JP 4148437A JP 14843792 A JP14843792 A JP 14843792A JP H05326888 A JPH05326888 A JP H05326888A
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Abstract
(57)【要約】
【目的】 製造工程数を少なくし、特にコンタクト形成
工程数を少なくして、歩留り向上を達成できる半導体装
置、ＳＲＡＭ、及びその製造方法の提供。 【構成】 上部トランジスタと下部トランジスタとを備
える半導体装置において、各トランジスタを形成する拡
散領域１〜４を有する層が少なくとも３層重なり合った
重ね合わせ部を形成し、この重ね合わせ部においてコン
タクト５をとる構成としたＴＦＴ負荷型ＳＲＡＭ等の半
導体装置、及びその製造方法。
工程数を少なくして、歩留り向上を達成できる半導体装
置、ＳＲＡＭ、及びその製造方法の提供。 【構成】 上部トランジスタと下部トランジスタとを備
える半導体装置において、各トランジスタを形成する拡
散領域１〜４を有する層が少なくとも３層重なり合った
重ね合わせ部を形成し、この重ね合わせ部においてコン
タクト５をとる構成としたＴＦＴ負荷型ＳＲＡＭ等の半
導体装置、及びその製造方法。
Description
【０００１】
【産業上の利用分野】本発明は半導体装置、ＳＲＡＭ、
及びその製造方法に関する。
及びその製造方法に関する。
【０００２】
【従来の技術】半導体装置の分野では、ますますその性
能の向上が望まれている一方で、製造工程を更に簡明化
し、工程の煩雑さから招来される歩留り低下を抑えるこ
とが要請されている。
能の向上が望まれている一方で、製造工程を更に簡明化
し、工程の煩雑さから招来される歩留り低下を抑えるこ
とが要請されている。
【０００３】特に例えばＳＲＡＭセルの作成において
は、セル内の２コの記憶ノードを形成するのに、従来は
２〜３回のコンタクトホール形成工程を繰り返す必要が
あり、そのため、その工程数の多さが歩留り低下の原因
となっている。
は、セル内の２コの記憶ノードを形成するのに、従来は
２〜３回のコンタクトホール形成工程を繰り返す必要が
あり、そのため、その工程数の多さが歩留り低下の原因
となっている。
【０００４】例えば最近４ＭＳＲＡＭのセルに採用され
始めているＴＦＴ負荷型セルの場合には、先ず最初に２
コのドライバー・トランジスタ間のノード用コンタクト
をコンタクトホール形成工程を経て形成し、次にこのノ
ードと２コのＴＦＴ間のノードを結合するコンタクトを
同様にして形成し、そして更にＴＦＴ間のノード用コン
タクトを形成する方法が用いられ、工程数を増加させて
いる。
始めているＴＦＴ負荷型セルの場合には、先ず最初に２
コのドライバー・トランジスタ間のノード用コンタクト
をコンタクトホール形成工程を経て形成し、次にこのノ
ードと２コのＴＦＴ間のノードを結合するコンタクトを
同様にして形成し、そして更にＴＦＴ間のノード用コン
タクトを形成する方法が用いられ、工程数を増加させて
いる。
【０００５】
【発明の目的】本発明は上記問題点を解決して、製造工
程数を少なくし、特にコンタクト形成工程数を少なくし
て、歩留り向上を達成できる半導体装置、ＳＲＡＭ、及
びその製造方法を提供せんとするものである。
程数を少なくし、特にコンタクト形成工程数を少なくし
て、歩留り向上を達成できる半導体装置、ＳＲＡＭ、及
びその製造方法を提供せんとするものである。
【０００６】
【問題点を解決するための手段】本出願の請求項１の発
明は、上部トランジスタと下部トランジスタとを備える
半導体装置において、各トランジスタを形成する拡散領
域を有する層が少なくとも３層重なり合った重ね合わせ
部を形成し、この重ね合わせ部においてコンタクトをと
る構成としたことを特徴とする半導体装置であって、こ
れにより上記目的を達成するものである。
明は、上部トランジスタと下部トランジスタとを備える
半導体装置において、各トランジスタを形成する拡散領
域を有する層が少なくとも３層重なり合った重ね合わせ
部を形成し、この重ね合わせ部においてコンタクトをと
る構成としたことを特徴とする半導体装置であって、こ
れにより上記目的を達成するものである。
【０００７】本出願の請求項２の発明は、ワード・トラ
ンジスタとドライバー・トランジスタを備えるＳＲＡＭ
において、負荷用トランジスタを形成する拡散領域を有
する層が少なくとも３層重なり合った重ね合わせ部を形
成し、この重ね合わせ部においてコンタクトをとる構成
としたことを特徴とするＳＲＡＭであって、これによれ
上記目的を達成するものである。
ンジスタとドライバー・トランジスタを備えるＳＲＡＭ
において、負荷用トランジスタを形成する拡散領域を有
する層が少なくとも３層重なり合った重ね合わせ部を形
成し、この重ね合わせ部においてコンタクトをとる構成
としたことを特徴とするＳＲＡＭであって、これによれ
上記目的を達成するものである。
【０００８】本出願の請求項３の発明は、上部トランジ
スタと下部トランジスタとを備える半導体装置の製造方
法において、各トランジスタを形成する拡散領域を有す
る層を少なくとも３層重なり合わせて重ね合わせ部を形
成し、この重ね合わせ部を貫通するコンタクトホールを
形成し、該コンタクトホールを導電材により埋め込んで
コンタクトを形成することを特徴とする半導体装置の製
造方法であって、これにより上記目的を達成するもので
ある。
スタと下部トランジスタとを備える半導体装置の製造方
法において、各トランジスタを形成する拡散領域を有す
る層を少なくとも３層重なり合わせて重ね合わせ部を形
成し、この重ね合わせ部を貫通するコンタクトホールを
形成し、該コンタクトホールを導電材により埋め込んで
コンタクトを形成することを特徴とする半導体装置の製
造方法であって、これにより上記目的を達成するもので
ある。
【０００９】本出願の請求項４の発明は、ＴＦＴ負荷型
ＳＲＡＭの製造方法において、少なくとも３層の拡散領
域形成用ポリ・シリコン層を形成した後、上記少なくと
も３層のポリ・シリコン層を貫通してノード用のコンタ
クトホールを形成し、該コンタクトホールを導電材で埋
め込んで記憶ノードを形成することを特徴とするＳＲＡ
Ｍの製造方法であって、これにより上記目的を達成する
ものである。
ＳＲＡＭの製造方法において、少なくとも３層の拡散領
域形成用ポリ・シリコン層を形成した後、上記少なくと
も３層のポリ・シリコン層を貫通してノード用のコンタ
クトホールを形成し、該コンタクトホールを導電材で埋
め込んで記憶ノードを形成することを特徴とするＳＲＡ
Ｍの製造方法であって、これにより上記目的を達成する
ものである。
【００１０】
【作用】本発明の半導体装置及びＳＲＡＭによれば、ト
ランジスタを形成する拡散領域を有する層が少なくとも
３層重なり合った部分を形成して、この部分でコンタク
トをとるので、コンタクト形成の工程が少なくなる。例
えば３層構造について言えば、２層各々コンタクトを形
成すると２工程必要になるのに対し、本発明に従えば１
工程で済む。これより多層の場合は、更に有利になる。
ランジスタを形成する拡散領域を有する層が少なくとも
３層重なり合った部分を形成して、この部分でコンタク
トをとるので、コンタクト形成の工程が少なくなる。例
えば３層構造について言えば、２層各々コンタクトを形
成すると２工程必要になるのに対し、本発明に従えば１
工程で済む。これより多層の場合は、更に有利になる。
【００１１】また、本発明の製造方法によれば、上記の
ような利点を有する半導体装置及びＳＲＡＭを、工程数
少なく、歩留り良好に製造することができる。
ような利点を有する半導体装置及びＳＲＡＭを、工程数
少なく、歩留り良好に製造することができる。
【００１２】
【実施例】以下本発明の実施例について、図面を参照し
て説明する。但し当然のことではあるが、本発明は以下
に述べる実施例により限定されるものではない。
て説明する。但し当然のことではあるが、本発明は以下
に述べる実施例により限定されるものではない。
【００１３】この実施例は、本発明を、ＴＦＴ負荷型Ｓ
ＲＡＭについて具体化したものである。
ＲＡＭについて具体化したものである。
【００１４】本実施例は、図１に平面で見た構造を示す
ように、拡散領域を有する層１，２，３または４を有
し、各拡散領域１，２，３または４の少なくとも３層は
重なり合った重ね合わせ部を有して、その部分において
コンタクト５をとるものである。
ように、拡散領域を有する層１，２，３または４を有
し、各拡散領域１，２，３または４の少なくとも３層は
重なり合った重ね合わせ部を有して、その部分において
コンタクト５をとるものである。
【００１５】本実施例においては、拡散領域を有する層
１はＴＦＴチャネル用ポリ・シリコン層であり、拡散領
域を有する層２はＴＦＴゲート用ポリ・シリコン層であ
り、拡散領域を有する層３，４はドライバー，ワード・
トランジスタ用ゲートポリ・シリコン層である。コンタ
クト５は、記憶ノード用コンタクトである。
１はＴＦＴチャネル用ポリ・シリコン層であり、拡散領
域を有する層２はＴＦＴゲート用ポリ・シリコン層であ
り、拡散領域を有する層３，４はドライバー，ワード・
トランジスタ用ゲートポリ・シリコン層である。コンタ
クト５は、記憶ノード用コンタクトである。
【００１６】より詳しく説明すれば、図１にはＴＦＴ負
荷型ＳＲＡＭセルの素子分離６、ゲートポリ・シリコン
３，４、ＴＦＴ用ゲート・ポリ・シリコン２、ＴＦＴチ
ャネル用ポリ・シリコン１の各層のパターン及び２コの
ノードコンタクト５用のコンタクトホールパターンが示
されている。なおビット取出し用コンタクト及び接地用
コンタクト、接地線用ポリ・シリコンパターンは、省略
してある。
荷型ＳＲＡＭセルの素子分離６、ゲートポリ・シリコン
３，４、ＴＦＴ用ゲート・ポリ・シリコン２、ＴＦＴチ
ャネル用ポリ・シリコン１の各層のパターン及び２コの
ノードコンタクト５用のコンタクトホールパターンが示
されている。なおビット取出し用コンタクト及び接地用
コンタクト、接地線用ポリ・シリコンパターンは、省略
してある。
【００１７】模式的に言うと、図２に示す回路を構成す
る場合について、図３の模式図で示すように、ＴＦＴ拡
散層21、ＴＥＴゲート２、ドライバー・トランジスタの
ゲート３、ドライバー・トランジスタの拡散層31につい
て、重ね合わせ部を形成し、この重ね合わせ部において
コンタクト５をとるものである。
る場合について、図３の模式図で示すように、ＴＦＴ拡
散層21、ＴＥＴゲート２、ドライバー・トランジスタの
ゲート３、ドライバー・トランジスタの拡散層31につい
て、重ね合わせ部を形成し、この重ね合わせ部において
コンタクト５をとるものである。
【００１８】本実施例のＳＲＡＭは、次のように形成で
きる。先ず、図１に示す３層１，２，３または４のポリ
・シリコンのパターン形成を行った後に、ノード用のコ
ンタクト５形成用ホールをレジストパターンにて形成
し、層間膜及びポリ・シリコン層を連続してエッチング
加工し、シリコン基板まで貫通する。
きる。先ず、図１に示す３層１，２，３または４のポリ
・シリコンのパターン形成を行った後に、ノード用のコ
ンタクト５形成用ホールをレジストパターンにて形成
し、層間膜及びポリ・シリコン層を連続してエッチング
加工し、シリコン基板まで貫通する。
【００１９】次に、このコンタクトホールをポリ・シリ
コンのＣＶＤ、エッチバックにより埋め込み、これによ
り３層のポリ・シリコン及びシリコン基板を電気的に導
通させ、記憶ノードを形成する。
コンのＣＶＤ、エッチバックにより埋め込み、これによ
り３層のポリ・シリコン及びシリコン基板を電気的に導
通させ、記憶ノードを形成する。
【００２０】更に具体的に、図４及び図５を参照して本
実施例のＳＲＡＭセルの作成方法例について述べると、
次のとおりである。
実施例のＳＲＡＭセルの作成方法例について述べると、
次のとおりである。
【００２１】図１に示す３層のポリ・シリコンのパター
ン形成を行った後の、図１におけるＩＶ−ＩＶ線の断面
図を、図４に示す。
ン形成を行った後の、図１におけるＩＶ−ＩＶ線の断面
図を、図４に示す。
【００２２】上記ポリ・シリコンのパターニング後、図
１に示す記憶ノード用コンタクト５用のホールを形成す
るが、この時、図４に示すように、層間膜及びポリ・シ
リコン層を連続してエッチング加工し、シリコン基板ま
で貫通する。
１に示す記憶ノード用コンタクト５用のホールを形成す
るが、この時、図４に示すように、層間膜及びポリ・シ
リコン層を連続してエッチング加工し、シリコン基板ま
で貫通する。
【００２３】次にコンタクトホール内部にイオン注入
し、トランジスタの拡散層部分とその不純物分布が重な
るようにする（図５も参照）。
し、トランジスタの拡散層部分とその不純物分布が重な
るようにする（図５も参照）。
【００２４】次にコンタクトホールを導電材７であるポ
リ・シリコンで埋め込み、図５に示すように３層のポリ
・シリコン（１，２及び３または４で示す層）及びシリ
コン基板の拡散層部41を導通させ、記憶ノードを形成す
る。
リ・シリコンで埋め込み、図５に示すように３層のポリ
・シリコン（１，２及び３または４で示す層）及びシリ
コン基板の拡散層部41を導通させ、記憶ノードを形成す
る。
【００２５】ノード用コンタクトホールの導電材７の埋
め込みには、上記に示したポリ・シリコン形成による
他、選択タングステン成長、或いはタングステンの全面
ＣＶＤ、エッチバックも適用できる。
め込みには、上記に示したポリ・シリコン形成による
他、選択タングステン成長、或いはタングステンの全面
ＣＶＤ、エッチバックも適用できる。
【００２６】本実施例においては、ＳＲＡＭセルの２コ
の記憶ノードを形成するのに、１回のコンタクトホール
形成工程と、そのコンタクト部分へのポリ・シリコン膜
の埋め込み、及び適宜のエッチバック工程のみでこの形
成が完了し、工程数の大幅な削減が実現された。
の記憶ノードを形成するのに、１回のコンタクトホール
形成工程と、そのコンタクト部分へのポリ・シリコン膜
の埋め込み、及び適宜のエッチバック工程のみでこの形
成が完了し、工程数の大幅な削減が実現された。
【００２７】上述の如く、本実施例によれば、ＳＲＡＭ
セルの２コの記憶ノードを形成するためのコンタクトを
１回のみのコンタクトホール形成工程で行うため、製造
工程の大幅な簡略化を実現し、歩留り向上に多大な寄与
をすることができる。
セルの２コの記憶ノードを形成するためのコンタクトを
１回のみのコンタクトホール形成工程で行うため、製造
工程の大幅な簡略化を実現し、歩留り向上に多大な寄与
をすることができる。
【００２８】
【発明の効果】本出願の発明によれば、製造工程数を少
なくし、特にコンタクト形成工程数を少なくして、歩留
り向上を達成できる半導体装置、ＳＲＡＭ、及びその製
造方法を提供することができた。
なくし、特にコンタクト形成工程数を少なくして、歩留
り向上を達成できる半導体装置、ＳＲＡＭ、及びその製
造方法を提供することができた。
【図１】実施例１のＳＲＡＭの平面での構造を示す図で
ある。
ある。
【図２】実施例１のＳＲＡＭの回路構造を示す図であ
る。
る。
【図３】実施例１のＳＲＡＭの概略構成を示す模式図で
ある。
ある。
【図４】実施例１のＳＲＡＭの製造工程を示す図であ
る。
る。
【図５】実施例１のＳＲＡＭの製造工程を示す図であ
る。
る。
１ 拡散領域を有する層（ＴＦＴチャネル用ポリ・シ
リコン層） ２ 拡散領域を有する層（ＴＦＴゲート用ポリ・シリ
コン層） ３，４ 拡散領域を有する層（ドライバー，ワード・
トランジスタ用ゲートポリ・シリコン層） ５ 記憶ノード用コンタクト ６ 素子分離 ７ 導電材
リコン層） ２ 拡散領域を有する層（ＴＦＴゲート用ポリ・シリ
コン層） ３，４ 拡散領域を有する層（ドライバー，ワード・
トランジスタ用ゲートポリ・シリコン層） ５ 記憶ノード用コンタクト ６ 素子分離 ７ 導電材
Claims (4)
- 【請求項１】上部トランジスタと下部トランジスタとを
備える半導体装置において、 各トランジスタを形成する拡散領域を有する層が少なく
とも３層重なり合った重ね合わせ部を形成し、 この重ね合わせ部においてコンタクトをとる構成とした
ことを特徴とする半導体装置。 - 【請求項２】ワード・トランジスタとドライバー・トラ
ンジスタを備えるＳＲＡＭにおいて、 負荷用トランジスタを形成する拡散領域を有する層が少
なくとも３層重なり合った重ね合わせ部を形成し、 この重ね合わせ部においてコンタクトをとる構成とした
ことを特徴とするＳＲＡＭ。 - 【請求項３】上部トランジスタと下部トランジスタとを
備える半導体装置の製造方法において、 各トランジスタを形成する拡散領域を有する層を少なく
とも３層重なり合わせて重ね合わせ部を形成し、 この重ね合わせ部を貫通するコンタクトホールを形成
し、 該コンタクトホールを導電材により埋め込んでコンタク
トを形成することを特徴とする半導体装置の製造方法。 - 【請求項４】ＴＦＴ負荷型ＳＲＡＭの製造方法におい
て、 少なくとも３層の拡散領域形成用ポリ・シリコン層を形
成した後、 上記少なくとも３層のポリ・シリコン層を貫通してノー
ド用のコンタクトホールを形成し、 該コンタクトホールを導電材で埋め込んで記憶ノードを
形成することを特徴とするＳＲＡＭの製造方法。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14843792A JP3243840B2 (ja) | 1992-05-15 | 1992-05-15 | Ｓｒａｍ及びその製造方法 |
| US08/060,544 US5379251A (en) | 1992-05-15 | 1993-05-13 | Method and apparatus for static RAM |
| KR1019930008180A KR930024188A (ko) | 1992-05-15 | 1993-05-13 | 스태틱램(sram)장치 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14843792A JP3243840B2 (ja) | 1992-05-15 | 1992-05-15 | Ｓｒａｍ及びその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05326888A true JPH05326888A (ja) | 1993-12-10 |
| JP3243840B2 JP3243840B2 (ja) | 2002-01-07 |
Family
ID=15452777
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14843792A Expired - Fee Related JP3243840B2 (ja) | 1992-05-15 | 1992-05-15 | Ｓｒａｍ及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3243840B2 (ja) |
-
1992
- 1992-05-15 JP JP14843792A patent/JP3243840B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JP3243840B2 (ja) | 2002-01-07 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |