JPH05326840A - 半導体集積回路 - Google Patents
半導体集積回路Info
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- JPH05326840A JPH05326840A JP15592992A JP15592992A JPH05326840A JP H05326840 A JPH05326840 A JP H05326840A JP 15592992 A JP15592992 A JP 15592992A JP 15592992 A JP15592992 A JP 15592992A JP H05326840 A JPH05326840 A JP H05326840A
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Abstract
(57)【要約】
【目的】 半導体集積回路において、抵抗とコンデンサ
の組み合わせにより構成されるフィルタ回路を最小の素
子面積としたものを得る。 【構成】 コンデンサ１ａの容量値をＣ、単位面積を
ａ、抵抗２ａの抵抗値をＲ、単位面積をｂとすると、フ
ィルタ回路の素子面積Ｓは、Ｓ＝ａ・Ｃ＋ｂ・Ｒとな
る。一方、ＣとＲとカットオフ周波数ｆo との間には、
Ｃ・Ｒ＝１／２πｆo＝Ｚなる関係が成り立つ。ここ
で、上記の式より、素子面積Ｓが最小となる条件を求め
ると、Ｃ＝√( ｂ・Ｚ／ａ) ，Ｒ＝√( ａ・Ｚ／ｂ) と
なり、このようにＣとＲを選べば、最小の素子面積でフ
ィルタ回路を設計することができる。 【効果】 フィルタ回路を最小の素子面積で構成するこ
とができ、半導体集積回路のチップ面積の縮小化が可能
となる。
の組み合わせにより構成されるフィルタ回路を最小の素
子面積としたものを得る。 【構成】 コンデンサ１ａの容量値をＣ、単位面積を
ａ、抵抗２ａの抵抗値をＲ、単位面積をｂとすると、フ
ィルタ回路の素子面積Ｓは、Ｓ＝ａ・Ｃ＋ｂ・Ｒとな
る。一方、ＣとＲとカットオフ周波数ｆo との間には、
Ｃ・Ｒ＝１／２πｆo＝Ｚなる関係が成り立つ。ここ
で、上記の式より、素子面積Ｓが最小となる条件を求め
ると、Ｃ＝√( ｂ・Ｚ／ａ) ，Ｒ＝√( ａ・Ｚ／ｂ) と
なり、このようにＣとＲを選べば、最小の素子面積でフ
ィルタ回路を設計することができる。 【効果】 フィルタ回路を最小の素子面積で構成するこ
とができ、半導体集積回路のチップ面積の縮小化が可能
となる。
Description
【０００１】
【産業上の利用分野】この発明は半導体集積回路に関
し、特に該半導体集積回路内において用いられる抵抗及
びコンデンサの組み合わせにより構成されるフィルタに
関するものである。
し、特に該半導体集積回路内において用いられる抵抗及
びコンデンサの組み合わせにより構成されるフィルタに
関するものである。
【０００２】
【従来の技術】図８は半導体集積回路において用いられ
るフィルタの従来の例を示す図である。図において、３
ｃは抵抗、４ｂはコンデンサである。
るフィルタの従来の例を示す図である。図において、３
ｃは抵抗、４ｂはコンデンサである。
【０００３】このように構成された半導体集積回路にお
いて、入力に信号が加わると、出力には信号の周波数の
高域成分のみが現れる。即ち、高域フィルタとして働
き、そのカットオフ周波数ｆo は次式で表される。 ｆo ＝１／２πＣＲ …(1)
いて、入力に信号が加わると、出力には信号の周波数の
高域成分のみが現れる。即ち、高域フィルタとして働
き、そのカットオフ周波数ｆo は次式で表される。 ｆo ＝１／２πＣＲ …(1)
【０００４】ここでＣはコンデンサ４ｂの容量値、Ｒは
抵抗３ｃの抵抗値である。半導体集積回路において、あ
る回路を後段の回路に接続する際、その接続点において
図８の回路が用いられる。特に回路間を直流的に分離し
たい場合にコンデンサ結合として用いられる。
抵抗３ｃの抵抗値である。半導体集積回路において、あ
る回路を後段の回路に接続する際、その接続点において
図８の回路が用いられる。特に回路間を直流的に分離し
たい場合にコンデンサ結合として用いられる。
【０００５】このとき、コンデンサ４ｂの容量値Ｃ及び
抵抗３ｃの抵抗値Ｒは、この回路を通過する信号の帯域
の約１／１０の周波数をカットオフの目安として、式
(1) より適当な組み合わせに決めている。このようなコ
ンデンサ結合の回路は、カットオフ周波数を上記のよう
に通過する信号の帯域の約１／１０としているので、一
般にＣ及びＲの値は大きくなってしまう。
抵抗３ｃの抵抗値Ｒは、この回路を通過する信号の帯域
の約１／１０の周波数をカットオフの目安として、式
(1) より適当な組み合わせに決めている。このようなコ
ンデンサ結合の回路は、カットオフ周波数を上記のよう
に通過する信号の帯域の約１／１０としているので、一
般にＣ及びＲの値は大きくなってしまう。
【０００６】
【発明が解決しようとする課題】従来の半導体集積回路
は以上のように構成されているので、抵抗及びコンデン
サの値を大きくすることが必要で、素子の面積が大きく
なるなどの問題点があった。この発明は上記のような問
題点を解消するためになされたもので、抵抗及びコンデ
ンサの素子面積を最小に設計できる半導体集積回路を得
ることを目的とする。
は以上のように構成されているので、抵抗及びコンデン
サの値を大きくすることが必要で、素子の面積が大きく
なるなどの問題点があった。この発明は上記のような問
題点を解消するためになされたもので、抵抗及びコンデ
ンサの素子面積を最小に設計できる半導体集積回路を得
ることを目的とする。
【０００７】
【課題を解決するための手段】この発明に係る半導体集
積回路は、所要のカットオフ周波数が得られ、かつ素子
の面積が最小となるように、その抵抗値と面積，その容
量値と面積とが組み合わされた抵抗およびコンデンサか
らなるフィルタ回路を備えたものである。
積回路は、所要のカットオフ周波数が得られ、かつ素子
の面積が最小となるように、その抵抗値と面積，その容
量値と面積とが組み合わされた抵抗およびコンデンサか
らなるフィルタ回路を備えたものである。
【０００８】また、この発明に係る半導体集積回路は、
上記フィルタ回路を高域フィルタとし、該高域フィルタ
のカットオフ周波数をｆｏ，上記抵抗の抵抗値をＲ，上
記コンデンサの容量をＣ（ここでＣ・Ｒ＝１／２πｆｏ
＝Ｚ）とし、コンデンサの単位面積をａ，抵抗の単位面
積をｂとすると、Ｃ＝√( ｂ・Ｚ／ａ) ，Ｒ＝√( ａ・
Ｚ／ｂ) としたものである。
上記フィルタ回路を高域フィルタとし、該高域フィルタ
のカットオフ周波数をｆｏ，上記抵抗の抵抗値をＲ，上
記コンデンサの容量をＣ（ここでＣ・Ｒ＝１／２πｆｏ
＝Ｚ）とし、コンデンサの単位面積をａ，抵抗の単位面
積をｂとすると、Ｃ＝√( ｂ・Ｚ／ａ) ，Ｒ＝√( ａ・
Ｚ／ｂ) としたものである。
【０００９】また、この発明に係る半導体集積回路は、
上記フィルタ回路を低域フィルタとし、該低域フィルタ
のカットオフ周波数をｆｏ，上記抵抗の抵抗値をＲ，上
記コンデンサの容量をＣ（ここでＣ・Ｒ＝１／２πｆｏ
＝Ｚ）とし、コンデンサの単位面積をａ，抵抗の単位面
積をｂとすると、Ｃ＝√( ｂ・Ｚ／ａ) ，Ｒ＝√( ａ・
Ｚ／ｂ) としたものである。
上記フィルタ回路を低域フィルタとし、該低域フィルタ
のカットオフ周波数をｆｏ，上記抵抗の抵抗値をＲ，上
記コンデンサの容量をＣ（ここでＣ・Ｒ＝１／２πｆｏ
＝Ｚ）とし、コンデンサの単位面積をａ，抵抗の単位面
積をｂとすると、Ｃ＝√( ｂ・Ｚ／ａ) ，Ｒ＝√( ａ・
Ｚ／ｂ) としたものである。
【００１０】
【作用】この発明における半導体集積回路は、所要のカ
ットオフ周波数が得られ、かつ素子の面積が最小となる
ように、フィルタ回路を構成する抵抗及びコンデンサの
抵抗値と面積，容量値と面積とを組み合わせたので、こ
の素子面積が最小となる設計により、チップ面積の縮小
化が図れる。
ットオフ周波数が得られ、かつ素子の面積が最小となる
ように、フィルタ回路を構成する抵抗及びコンデンサの
抵抗値と面積，容量値と面積とを組み合わせたので、こ
の素子面積が最小となる設計により、チップ面積の縮小
化が図れる。
【００１１】
実施例１．図１はこの発明の一実施例による半導体集積
回路を示す図である。図において、１ａは半導体集積回
路のチップ上に形成されたコンデンサのパターンであ
り、このコンデンサのパターン１ａは半導体集積回路の
チップの上層部に形成された大幅の大面積の導体パター
ン５と、その下に絶縁膜（図示せず）を介して形成さ
れ、上記大幅の大面積の導体パターン５より若干大きめ
に形成されたＰ+ 拡散層からなる下層部のパターン９
と、上記若干大きめに形成された上記Ｐ+ 拡散層からな
る下層部のパターン９の、上記導体パターン５よりはみ
出る部分に形成された、コンタクトをとるための小幅の
小面積の導体パターン６とから形成されている。上記上
層部の電極パターン５の一点は入力に接続されている。
また、２ａは相互に平行となる部分２ａ1,２ａ2,２ａ3
を有するよう２回折り曲げ形成された抵抗のパターンで
あり、一端の端子７ａは上記コンデンサのパターン１ａ
のコンタクト用のパターン６に接続され、その他端の端
子８ａは接地に接続されている。このようにしてコンデ
ンサ１ａ（図８では４ｂ）と抵抗２ａ（図８では３ｃ）
とからなるフィルタ回路が形成されている。
回路を示す図である。図において、１ａは半導体集積回
路のチップ上に形成されたコンデンサのパターンであ
り、このコンデンサのパターン１ａは半導体集積回路の
チップの上層部に形成された大幅の大面積の導体パター
ン５と、その下に絶縁膜（図示せず）を介して形成さ
れ、上記大幅の大面積の導体パターン５より若干大きめ
に形成されたＰ+ 拡散層からなる下層部のパターン９
と、上記若干大きめに形成された上記Ｐ+ 拡散層からな
る下層部のパターン９の、上記導体パターン５よりはみ
出る部分に形成された、コンタクトをとるための小幅の
小面積の導体パターン６とから形成されている。上記上
層部の電極パターン５の一点は入力に接続されている。
また、２ａは相互に平行となる部分２ａ1,２ａ2,２ａ3
を有するよう２回折り曲げ形成された抵抗のパターンで
あり、一端の端子７ａは上記コンデンサのパターン１ａ
のコンタクト用のパターン６に接続され、その他端の端
子８ａは接地に接続されている。このようにしてコンデ
ンサ１ａ（図８では４ｂ）と抵抗２ａ（図８では３ｃ）
とからなるフィルタ回路が形成されている。
【００１２】このように構成された半導体集積回路にお
いて、コンデンサ１ａの容量をＣ、抵抗２ａの抵抗値を
Ｒとする。図１の半導体集積回路は高域フィルタを構成
しているが、そのカットオフ周波数をｆo とすると、容
量値Ｃ、抵抗値Ｒ及びカットオフ周波数ｆo の間には次
式が成り立つ。 Ｃ・Ｒ＝１／２πｆo ＝Ｚ …(2) ここで、便宜上、１／２πｆo をＺとする。
いて、コンデンサ１ａの容量をＣ、抵抗２ａの抵抗値を
Ｒとする。図１の半導体集積回路は高域フィルタを構成
しているが、そのカットオフ周波数をｆo とすると、容
量値Ｃ、抵抗値Ｒ及びカットオフ周波数ｆo の間には次
式が成り立つ。 Ｃ・Ｒ＝１／２πｆo ＝Ｚ …(2) ここで、便宜上、１／２πｆo をＺとする。
【００１３】一方、半導体集積回路のチップ上に形成さ
れるコンデンサ１ａ及び抵抗２ａの素子面積の和Ｓは、
コンデンサ１ａの容量単位当たりの面積、即ち単位面積
をａ、抵抗２ａの抵抗単位当たりの面積、即ち単位面積
をｂとすれば、次式により表される。 Ｓ＝ａ・Ｃ＋ｂ・Ｒ …(3)
れるコンデンサ１ａ及び抵抗２ａの素子面積の和Ｓは、
コンデンサ１ａの容量単位当たりの面積、即ち単位面積
をａ、抵抗２ａの抵抗単位当たりの面積、即ち単位面積
をｂとすれば、次式により表される。 Ｓ＝ａ・Ｃ＋ｂ・Ｒ …(3)
【００１４】ここで、素子面積の和Ｓの値が最小となる
ときの容量値Ｃ及び抵抗値Ｒを求めると、式(2) 及び式
(3) より次のようになる。 Ｃ＝√( ｂ・Ｚ／ａ) …(4) Ｒ＝√( ａ・Ｚ／ｂ) …(5) つまり、容量値Ｃを式(4) の値に、抵抗値Ｒを式(5) の
値に選べば、最小の素子面積で高域フィルタを構成する
ことができる。
ときの容量値Ｃ及び抵抗値Ｒを求めると、式(2) 及び式
(3) より次のようになる。 Ｃ＝√( ｂ・Ｚ／ａ) …(4) Ｒ＝√( ａ・Ｚ／ｂ) …(5) つまり、容量値Ｃを式(4) の値に、抵抗値Ｒを式(5) の
値に選べば、最小の素子面積で高域フィルタを構成する
ことができる。
【００１５】実施例２．なお、上記実施例では、高域フ
ィルタの場合について説明したが、本発明は低域フィル
タを構成することもできる。図２は低域フィルタを構成
する本発明の他の実施例を示すパターン配置図、図３は
その回路図である。
ィルタの場合について説明したが、本発明は低域フィル
タを構成することもできる。図２は低域フィルタを構成
する本発明の他の実施例を示すパターン配置図、図３は
その回路図である。
【００１６】図において、１ｃは半導体集積回路のチッ
プ上に形成されたコンデンサのパターンであり、これは
上記実施例１のコンデンサのパターン１ａと同様に、半
導体集積回路のチップの上層部に形成された大幅の大面
積の導体パターン５と、その下に絶縁膜（図示せず）を
介して形成され、上記大幅の大面積の導体パターン５よ
り若干大きめに形成されたＰ+ 拡散層からなる下層部の
パターン９と、上記若干大きめに形成された上記Ｐ+ 拡
散層からなる下層部のパターン９の上記導体パターン５
よりはみ出る部分に形成された、コンタクトをとるため
の小幅の小面積の導体パターン６とから形成されてい
る。また抵抗のパターン２ｂも上記実施例１の抵抗のパ
ターン２ａと同様に相互に平行となる部分２ｂ1,２ｂ2,
２ｂ3 を有するよう２回折り曲げて形成されており、本
実施例２においては、抵抗２ｂの一端が入力に接続さ
れ、抵抗２ｂの他端が上記コンデンサのパターン１ｃの
上層電極層５に接続され、同じくこの上層電極層５から
出力がとりだされ、また上記コンデンサのパターン１ｃ
の下層に設けられたコンタクトパターン６が接地に接続
されている。
プ上に形成されたコンデンサのパターンであり、これは
上記実施例１のコンデンサのパターン１ａと同様に、半
導体集積回路のチップの上層部に形成された大幅の大面
積の導体パターン５と、その下に絶縁膜（図示せず）を
介して形成され、上記大幅の大面積の導体パターン５よ
り若干大きめに形成されたＰ+ 拡散層からなる下層部の
パターン９と、上記若干大きめに形成された上記Ｐ+ 拡
散層からなる下層部のパターン９の上記導体パターン５
よりはみ出る部分に形成された、コンタクトをとるため
の小幅の小面積の導体パターン６とから形成されてい
る。また抵抗のパターン２ｂも上記実施例１の抵抗のパ
ターン２ａと同様に相互に平行となる部分２ｂ1,２ｂ2,
２ｂ3 を有するよう２回折り曲げて形成されており、本
実施例２においては、抵抗２ｂの一端が入力に接続さ
れ、抵抗２ｂの他端が上記コンデンサのパターン１ｃの
上層電極層５に接続され、同じくこの上層電極層５から
出力がとりだされ、また上記コンデンサのパターン１ｃ
の下層に設けられたコンタクトパターン６が接地に接続
されている。
【００１７】上記抵抗のパターン２ｂは、これもやはり
相互に平行となる部分２ｂ1,２ｂ2,２ｂ3 を有するよう
２回折り曲げて形成されており、その一端は入力に接続
端子７ｂを介して接続され、その他端は接続端子８ｂを
介してコンデンサの上層電極層５に接続されている。こ
のようにしてコンデンサ１ｃと抵抗２ｂとからなるフィ
ルタ回路が形成されている。図３の回路図において、３
ａは抵抗（図２では２ｂ）、４ａはコンデンサ（図２で
は１ｃ）である。
相互に平行となる部分２ｂ1,２ｂ2,２ｂ3 を有するよう
２回折り曲げて形成されており、その一端は入力に接続
端子７ｂを介して接続され、その他端は接続端子８ｂを
介してコンデンサの上層電極層５に接続されている。こ
のようにしてコンデンサ１ｃと抵抗２ｂとからなるフィ
ルタ回路が形成されている。図３の回路図において、３
ａは抵抗（図２では２ｂ）、４ａはコンデンサ（図２で
は１ｃ）である。
【００１８】このように構成された半導体集積回路にお
いて、コンデンサ１ｃの容量値を式(4) の値に、抵抗２
ｂの抵抗値を式(5) の値に選べば、上記実施例と同様に
最小の素子面積の組み合わせで低域フィルタを構成する
ことができる。
いて、コンデンサ１ｃの容量値を式(4) の値に、抵抗２
ｂの抵抗値を式(5) の値に選べば、上記実施例と同様に
最小の素子面積の組み合わせで低域フィルタを構成する
ことができる。
【００１９】実施例３．また、図４及び図５は低域フィ
ルタを構成する本発明のさらに他の実施例を示し、これ
は抵抗３ａとコンデンサ４ａとから、低域フィルタを構
成するものにおいて、コンデンサ４ａと接地との間にさ
らに抵抗３ｂを挿入したものであり、図４のパターン図
において、抵抗３ｂのパターン２ｃとしては上記抵抗２
ａのパターンと同様のパターンを用いている。図におい
て、図１〜図３と同一の符号は同一または相当部分を示
す。
ルタを構成する本発明のさらに他の実施例を示し、これ
は抵抗３ａとコンデンサ４ａとから、低域フィルタを構
成するものにおいて、コンデンサ４ａと接地との間にさ
らに抵抗３ｂを挿入したものであり、図４のパターン図
において、抵抗３ｂのパターン２ｃとしては上記抵抗２
ａのパターンと同様のパターンを用いている。図におい
て、図１〜図３と同一の符号は同一または相当部分を示
す。
【００２０】図において、抵抗２ｂ及び２ｃの抵抗値を
各々Ｒ１，Ｒ２、コンデンサ１ｃの容量値をＣとする
と、次式の条件を満たせば、最小の素子面積で低域フィ
ルタを構成することができる。 Ｃ＝√( ｂ・Ｚ／ａ) …(6) Ｒ１＋Ｒ２＝√( ａ・Ｚ／ｂ) …(7) 本実施例においても、上記実施例２と同様に、最小の素
子面積の組み合わせで低域フィルタを構成することがで
きる。
各々Ｒ１，Ｒ２、コンデンサ１ｃの容量値をＣとする
と、次式の条件を満たせば、最小の素子面積で低域フィ
ルタを構成することができる。 Ｃ＝√( ｂ・Ｚ／ａ) …(6) Ｒ１＋Ｒ２＝√( ａ・Ｚ／ｂ) …(7) 本実施例においても、上記実施例２と同様に、最小の素
子面積の組み合わせで低域フィルタを構成することがで
きる。
【００２１】実施例４．さらに、また図６及び図７は高
域フィルタを構成する本発明のさらに他の実施例を示
し、コンデンサ４ｂと抵抗３ｃとから、高域フィルタを
構成するものにおいて、出力端子と抵抗３ｃとの間にさ
らにコンデンサ４ｃを挿入したものであり、図６のパタ
ーン図において、コンデンサ４ｃのパターン１ｂとして
は上記コンデンサ４ｂのパターン１ａと同様のパターン
を用いている。図において、図１〜図５と同一の符号は
同一または相当部分を示す。
域フィルタを構成する本発明のさらに他の実施例を示
し、コンデンサ４ｂと抵抗３ｃとから、高域フィルタを
構成するものにおいて、出力端子と抵抗３ｃとの間にさ
らにコンデンサ４ｃを挿入したものであり、図６のパタ
ーン図において、コンデンサ４ｃのパターン１ｂとして
は上記コンデンサ４ｂのパターン１ａと同様のパターン
を用いている。図において、図１〜図５と同一の符号は
同一または相当部分を示す。
【００２２】図において、コンデンサ４ｂ及び４ｃの容
量値を各々Ｃ１，Ｃ２、抵抗３ｃの抵抗値をＲとする
と、次式の条件を満たすとき、最小の素子面積で高域フ
ィルタを構成することができる。 Ｃ１＋Ｃ２＝√( ｂ・Ｚ／ａ) …(8) Ｒ＝√( ａ・Ｚ／ｂ) …(9) 本実施例においても、上記実施例１と同様に、最小の素
子面積の組み合わせで低域フィルタを構成することがで
きる。
量値を各々Ｃ１，Ｃ２、抵抗３ｃの抵抗値をＲとする
と、次式の条件を満たすとき、最小の素子面積で高域フ
ィルタを構成することができる。 Ｃ１＋Ｃ２＝√( ｂ・Ｚ／ａ) …(8) Ｒ＝√( ａ・Ｚ／ｂ) …(9) 本実施例においても、上記実施例１と同様に、最小の素
子面積の組み合わせで低域フィルタを構成することがで
きる。
【００２３】
【発明の効果】以上のように、この発明によれば、抵抗
とコンデンサとからなり、フィルタを構成するものにお
いて、高域あるいは低域フィルタのカットオフ周波数を
ｆｏ，上記抵抗の抵抗値をＲ，上記コンデンサの容量を
Ｃ（ここでＣ・Ｒ＝１／２πｆｏ＝Ｚ）とし、コンデン
サの単位面積をａ，抵抗の単位面積をｂとしたとき、Ｃ
＝√( ｂ・Ｚ／ａ) ，Ｒ＝√( ａ・Ｚ／ｂ) として、フ
ィルタ回路をその素子面積が最小の素子面積となるよう
に構成したので、半導体集積回路のチップ面積を縮小で
きるという効果がある。
とコンデンサとからなり、フィルタを構成するものにお
いて、高域あるいは低域フィルタのカットオフ周波数を
ｆｏ，上記抵抗の抵抗値をＲ，上記コンデンサの容量を
Ｃ（ここでＣ・Ｒ＝１／２πｆｏ＝Ｚ）とし、コンデン
サの単位面積をａ，抵抗の単位面積をｂとしたとき、Ｃ
＝√( ｂ・Ｚ／ａ) ，Ｒ＝√( ａ・Ｚ／ｂ) として、フ
ィルタ回路をその素子面積が最小の素子面積となるよう
に構成したので、半導体集積回路のチップ面積を縮小で
きるという効果がある。
【図１】この発明の一実施例による半導体集積回路を示
す平面パターン図である。
す平面パターン図である。
【図２】この発明の実施例２による半導体集積回路を示
す平面パターン図である。
す平面パターン図である。
【図３】この発明の実施例２による半導体集積回路の回
路図である。
路図である。
【図４】この発明の実施例３による半導体集積回路を示
す平面パターン図である。
す平面パターン図である。
【図５】この発明の実施例３による半導体集積回路の回
路図である。
路図である。
【図６】この発明の実施例４による半導体集積回路を示
す平面パターン図である。
す平面パターン図である。
【図７】この発明の実施例４による半導体集積回路の回
路図である。
路図である。
【図８】従来の半導体集積回路を示す回路図である。
１ａ コンデンサのパターン １ｂ コンデンサのパターン １ｃ コンデンサのパターン ２ａ 抵抗のパターン ２ｂ 抵抗のパターン ２ｃ 抵抗のパターン ５ 上層電極パターン ６ コンタクトパターン ９ 下層電極パターン ３ａ 抵抗 ４ａ コンデンサ ３ｂ 抵抗
Claims (3)
- 【請求項１】 所要のカットオフ周波数が得られ、かつ
素子面積が最小となるよう、その抵抗値と面積，その容
量値と面積とが組み合わされた抵抗およびコンデンサか
らなるフィルタ回路を備えたことを特徴とする半導体集
積回路。 - 【請求項２】 上記フィルタ回路は高域フィルタであ
り、該高域フィルタのカットオフ周波数をｆｏ，上記抵
抗の抵抗値をＲ，上記コンデンサの容量をＣ（ここでＣ
・Ｒ＝１／２πｆｏ＝Ｚ）とし、コンデンサの単位面積
をａ，抵抗の単位面積をｂとすると、Ｃ＝√( ｂ・Ｚ／
ａ) ，Ｒ＝√( ａ・Ｚ／ｂ) であることを特徴とする請
求項１記載の半導体集積回路。 - 【請求項３】 上記フィルタ回路は低域フィルタであ
り、該低域フィルタのカットオフ周波数をｆｏ，上記抵
抗の抵抗値をＲ，上記コンデンサの容量をＣ（ここでＣ
・Ｒ＝１／２πｆｏ＝Ｚ）とし、コンデンサの単位面積
をａ，抵抗の単位面積をｂとすると、Ｃ＝√( ｂ・Ｚ／
ａ) ，Ｒ＝√( ａ・Ｚ／ｂ) であることを特徴とする請
求項１記載の半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15592992A JPH05326840A (ja) | 1992-05-22 | 1992-05-22 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15592992A JPH05326840A (ja) | 1992-05-22 | 1992-05-22 | 半導体集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05326840A true JPH05326840A (ja) | 1993-12-10 |
Family
ID=15616601
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP15592992A Pending JPH05326840A (ja) | 1992-05-22 | 1992-05-22 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05326840A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2024154731A1 (ja) * | 2023-01-20 | 2024-07-25 | ヌヴォトンテクノロジージャパン株式会社 | 半導体装置 |
-
1992
- 1992-05-22 JP JP15592992A patent/JPH05326840A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2024154731A1 (ja) * | 2023-01-20 | 2024-07-25 | ヌヴォトンテクノロジージャパン株式会社 | 半導体装置 |
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