JPH05326706A - 集積回路の配線設計法 - Google Patents
集積回路の配線設計法Info
- Publication number
- JPH05326706A JPH05326706A JP4080142A JP8014292A JPH05326706A JP H05326706 A JPH05326706 A JP H05326706A JP 4080142 A JP4080142 A JP 4080142A JP 8014292 A JP8014292 A JP 8014292A JP H05326706 A JPH05326706 A JP H05326706A
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- Japan
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- wiring
- block
- integrated circuit
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- pattern
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- Pending
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- Design And Manufacture Of Integrated Circuits (AREA)
Abstract
(57)【要約】
【目的】集積回路の配線設計における配線率の向上およ
び高速化を図ることにある。 【構成】特定の位置に配置されたブロック６の端子７と
接続し、そのブロック６以外の配置ブロック２の配線禁
止領域３に違反せず、互いにショートしあうことのない
配線パタンのライブラリを有する。これらの配線パタン
の中からブロック６の端子位置と接続する配線パタン４
を選択し、この配線パタン４とネットの残りのブロック
９を接続する配線経路８を発見する自動配線プログラム
を備えている。これらにより、あらかじめ配線パタンを
最適設計し、全ての個別品種で容易にしかも高密度のブ
ロック上通過配線を実現する。
び高速化を図ることにある。 【構成】特定の位置に配置されたブロック６の端子７と
接続し、そのブロック６以外の配置ブロック２の配線禁
止領域３に違反せず、互いにショートしあうことのない
配線パタンのライブラリを有する。これらの配線パタン
の中からブロック６の端子位置と接続する配線パタン４
を選択し、この配線パタン４とネットの残りのブロック
９を接続する配線経路８を発見する自動配線プログラム
を備えている。これらにより、あらかじめ配線パタンを
最適設計し、全ての個別品種で容易にしかも高密度のブ
ロック上通過配線を実現する。
Description
【０００１】
【産業上の利用分野】本発明は集積回路の設計に関し、
特に集積回路の自動配線設計法に関する。
特に集積回路の自動配線設計法に関する。
【０００２】
【従来の技術】従来、ＲＡＭ等の大規模ブロックにおい
て、その内部領域のほとんどがブロック間の配線時には
配線禁止領域となる。通常、こうしたブロックは内部の
ブロック間の配線の障害となるため、チップの周辺部に
置かれることが多い。それは外部のＩ／Ｏブロックから
内部ブロックへの配線が困難になるからである。従来は
自動配線プログラムが大規模ブロックの周囲を迂回する
ような経路を自力で検索し、内部ブロックまで配線して
いる。また、近年の敷き詰め型ゲートアレイで用いられ
るＲＡＭなどには、ブロック間の配線で使用できる２〜
３格子幅程度の間隙が存在する場合がある。この場合に
は、自動配線プログラムがこの間隙を縫うような経路を
自力で発見し、配線を行う必要がある。
て、その内部領域のほとんどがブロック間の配線時には
配線禁止領域となる。通常、こうしたブロックは内部の
ブロック間の配線の障害となるため、チップの周辺部に
置かれることが多い。それは外部のＩ／Ｏブロックから
内部ブロックへの配線が困難になるからである。従来は
自動配線プログラムが大規模ブロックの周囲を迂回する
ような経路を自力で検索し、内部ブロックまで配線して
いる。また、近年の敷き詰め型ゲートアレイで用いられ
るＲＡＭなどには、ブロック間の配線で使用できる２〜
３格子幅程度の間隙が存在する場合がある。この場合に
は、自動配線プログラムがこの間隙を縫うような経路を
自力で発見し、配線を行う必要がある。
【０００３】図３は従来の一例を説明するための集積回
路におけるブロックの平面図である。図３に示すよう
に、該当ブロック２の内部はほとんど配線禁止である
が、一部に間隙があり、配線パタンを用いてブロック上
を通過可能である。従来の配線設計法では、各品種設計
ごとにこの通過配線パタンを自動配線プログラムによっ
て探索している。すなわち、ブロック２内の第１および
第２層は全面配線禁止であるが、第３層配線禁止区域１
７にはわずかに間隙１６がある。２層配線１０と２〜３
層ビア１２および３層配線１４は自動配線プログラムに
より配線されるが、このとき間隙１６を一本の配線１４
を通すために使っている。かかる自動配線プログラムは
配線を一本ずつ行うため、このような直線状の配線を実
現しやすい。また、自動配線プログラムにおいて、第１
および第３層は水平方向、第２層は垂直方向に配線する
ことを原則としているが、これらの貫通配線の方向は配
線禁止の間隙１６の方向に依存するため、図のように垂
直方向に長い３層配線１４を行う必要がある。しかし、
主軸方向に反する長い配線を実現するためには、一般に
自動配線では長い時間がかかる。
路におけるブロックの平面図である。図３に示すよう
に、該当ブロック２の内部はほとんど配線禁止である
が、一部に間隙があり、配線パタンを用いてブロック上
を通過可能である。従来の配線設計法では、各品種設計
ごとにこの通過配線パタンを自動配線プログラムによっ
て探索している。すなわち、ブロック２内の第１および
第２層は全面配線禁止であるが、第３層配線禁止区域１
７にはわずかに間隙１６がある。２層配線１０と２〜３
層ビア１２および３層配線１４は自動配線プログラムに
より配線されるが、このとき間隙１６を一本の配線１４
を通すために使っている。かかる自動配線プログラムは
配線を一本ずつ行うため、このような直線状の配線を実
現しやすい。また、自動配線プログラムにおいて、第１
および第３層は水平方向、第２層は垂直方向に配線する
ことを原則としているが、これらの貫通配線の方向は配
線禁止の間隙１６の方向に依存するため、図のように垂
直方向に長い３層配線１４を行う必要がある。しかし、
主軸方向に反する長い配線を実現するためには、一般に
自動配線では長い時間がかかる。
【０００４】
【発明が解決しようとする課題】上述した従来の自動配
線プログラムの経路探索を用いた配線手法は、大規模ブ
ロックとチップ外周との間やブロック内の間隙といった
狭い領域を有効に利用できず、全ての配線要求を達成で
きずに終わることが多い。また、通常のブロック間配線
では第３層を水平方向に用いるのに対し、ＲＡＭ上の第
３層でしかも垂直方向にのみ通過可能なような場合、線
分探索法のような逆方向配線を不得手とする配線プログ
ラムでは、配線不可能か、少なくとも多大な探索時間を
要する。従って、従来の設計手法では各個別品種ごとに
このような困難な配線処理を行う必要がある。
線プログラムの経路探索を用いた配線手法は、大規模ブ
ロックとチップ外周との間やブロック内の間隙といった
狭い領域を有効に利用できず、全ての配線要求を達成で
きずに終わることが多い。また、通常のブロック間配線
では第３層を水平方向に用いるのに対し、ＲＡＭ上の第
３層でしかも垂直方向にのみ通過可能なような場合、線
分探索法のような逆方向配線を不得手とする配線プログ
ラムでは、配線不可能か、少なくとも多大な探索時間を
要する。従って、従来の設計手法では各個別品種ごとに
このような困難な配線処理を行う必要がある。
【０００５】本発明の目的は、かかる狭い領域を有効利
用できる集積回路の配線設計法を提供することにある。
用できる集積回路の配線設計法を提供することにある。
【０００６】
【課題を解決するための手段】本発明の集積回路の配線
設計法は、特定の位置に配置されたブロックの端子に接
続し、前記ブロック以外の配置ブロックの配線禁止領域
に違反せず且つ互いにショートしあうことのない配線パ
タンのライブラリを有し、前記配線パタンの中からブロ
ックの端子位置と接続する配線パタンを選択した後、自
動配線によりこの配線パタンとネットの残りのブロック
を接続する経路を検索し、両配線パタンをもってネット
全体の配線を実現するように構成される。
設計法は、特定の位置に配置されたブロックの端子に接
続し、前記ブロック以外の配置ブロックの配線禁止領域
に違反せず且つ互いにショートしあうことのない配線パ
タンのライブラリを有し、前記配線パタンの中からブロ
ックの端子位置と接続する配線パタンを選択した後、自
動配線によりこの配線パタンとネットの残りのブロック
を接続する経路を検索し、両配線パタンをもってネット
全体の配線を実現するように構成される。
【０００７】
【実施例】次に、本発明の実施例について図面を用いて
説明する。図１は本発明の一実施例を説明するための集
積回路の一部拡大平面図である。図１に示すように、本
実施例は特定の位置に配置されたブロック６の端子７に
接続し、このブロック６以外の配置ブロックの配線禁止
領域３に違反せず且つ互いにショートしあうことのない
配線パタンのライブラリを有する。また、配線パタンの
中からブロック２の端子位置と接続する配線パタン４を
選択し、しかる後自動配線によりこの配線パタン４とネ
ットの残りのブロックを接続する経路を検索し、両配線
パタンをもってネット全体の配線を実現することにあ
る。まず、配線領域１におけるブロック２はこの下地上
で配置される位置が決っており、このブロック２の配線
禁止領域３とショートしないようにブロック２上を通過
する配線パタン４の設計が可能である。また、この配線
パタン４は特定のＩ／Ｏセル５に配置されたＩ／Ｏブロ
ック６の内部ブロックと接続する側の端子７に接続する
ように設計されている。さらに、Ｉ／Ｏブロック６と接
続しない方の端点は内部に配置されたブロック９と接続
しやすい領域まで配線８を介して引き出されている。
説明する。図１は本発明の一実施例を説明するための集
積回路の一部拡大平面図である。図１に示すように、本
実施例は特定の位置に配置されたブロック６の端子７に
接続し、このブロック６以外の配置ブロックの配線禁止
領域３に違反せず且つ互いにショートしあうことのない
配線パタンのライブラリを有する。また、配線パタンの
中からブロック２の端子位置と接続する配線パタン４を
選択し、しかる後自動配線によりこの配線パタン４とネ
ットの残りのブロックを接続する経路を検索し、両配線
パタンをもってネット全体の配線を実現することにあ
る。まず、配線領域１におけるブロック２はこの下地上
で配置される位置が決っており、このブロック２の配線
禁止領域３とショートしないようにブロック２上を通過
する配線パタン４の設計が可能である。また、この配線
パタン４は特定のＩ／Ｏセル５に配置されたＩ／Ｏブロ
ック６の内部ブロックと接続する側の端子７に接続する
ように設計されている。さらに、Ｉ／Ｏブロック６と接
続しない方の端点は内部に配置されたブロック９と接続
しやすい領域まで配線８を介して引き出されている。
【０００８】本実施例の配線設計法では、下地及びブロ
ック２を設計する際に、これらの配線パタン４を設計
し、ライブラリに登録しておく。個別品種の設計の際に
は、自動配線プログラムがこれらの配線パタンの中から
Ｉ／Ｏブロック６の端子７と接続する配線パタン４を選
択し、この配線パタン４から内部ブロック９までの配線
８を行うことにより、Ｉ／Ｏブロック６と内部ブロック
９を接続する。
ック２を設計する際に、これらの配線パタン４を設計
し、ライブラリに登録しておく。個別品種の設計の際に
は、自動配線プログラムがこれらの配線パタンの中から
Ｉ／Ｏブロック６の端子７と接続する配線パタン４を選
択し、この配線パタン４から内部ブロック９までの配線
８を行うことにより、Ｉ／Ｏブロック６と内部ブロック
９を接続する。
【０００９】要するに、本実施例においては、配置され
た内部ブロックの配線禁止領域に違反せず、しかもＩ／
Ｏブロックを配置したときにＩ／Ｏブロックの端子と接
続する互いにショートしない配線パタンをラブラリファ
イルに登録しておく。しかる後、自動配線において、こ
れらの配線パタンの中からＩ／Ｏブロックの端子位置と
接続する配線パタンを選択し、あとはこの配線パタンと
内部ブロックを接続することにより、Ｉ／Ｏブロックと
内部ブロック間の配線を完結する。これらの配線パタン
はＩ／Ｏブロックの端子から大規模ブロックの周辺また
は内部を通過して、通常の内部ブロックが配置される領
域のすぐ近くまで引き出されているため、これと内部ブ
ロックを接続することは比較的容易である。また、配線
パタンは大規模ブロックに妨げられるすべてのＩ／Ｏセ
ル位置に対して定義されるため、配線ができなくなる端
子は生じない。さらに、ブロック上の通過配線パタンを
あらかじめ人手で設計するため、主配線方向と逆の方向
の配線も容易に実現できる。
た内部ブロックの配線禁止領域に違反せず、しかもＩ／
Ｏブロックを配置したときにＩ／Ｏブロックの端子と接
続する互いにショートしない配線パタンをラブラリファ
イルに登録しておく。しかる後、自動配線において、こ
れらの配線パタンの中からＩ／Ｏブロックの端子位置と
接続する配線パタンを選択し、あとはこの配線パタンと
内部ブロックを接続することにより、Ｉ／Ｏブロックと
内部ブロック間の配線を完結する。これらの配線パタン
はＩ／Ｏブロックの端子から大規模ブロックの周辺また
は内部を通過して、通常の内部ブロックが配置される領
域のすぐ近くまで引き出されているため、これと内部ブ
ロックを接続することは比較的容易である。また、配線
パタンは大規模ブロックに妨げられるすべてのＩ／Ｏセ
ル位置に対して定義されるため、配線ができなくなる端
子は生じない。さらに、ブロック上の通過配線パタンを
あらかじめ人手で設計するため、主配線方向と逆の方向
の配線も容易に実現できる。
【００１０】図２は図１に示すブロックの平面図であ
る。図２に示すように、かかるブロック２の配線は３層
配線禁止区域１７内の間隙１６に、２層配線１０，２−
３層間ビア１２および３層配線１４と、２層配線１１，
２−３層間ビア１３および３層配線１５とを人手によっ
て設計した配線であり、同じ形状の間隙１６の中を２本
通すように工夫している。このため、自動配線プログラ
ムですべての経路を求める方法と比較してこのブロック
２上を多くの配線を通過させることができ、結果として
高い配線率が期待できる。
る。図２に示すように、かかるブロック２の配線は３層
配線禁止区域１７内の間隙１６に、２層配線１０，２−
３層間ビア１２および３層配線１４と、２層配線１１，
２−３層間ビア１３および３層配線１５とを人手によっ
て設計した配線であり、同じ形状の間隙１６の中を２本
通すように工夫している。このため、自動配線プログラ
ムですべての経路を求める方法と比較してこのブロック
２上を多くの配線を通過させることができ、結果として
高い配線率が期待できる。
【００１１】また、これらの配線は下地設計の段階で用
意しておき、各品種設計時にはライブラリから取り出し
てそのまま使用することができるため、品種設計時に経
路探索のために多くの計算機時間を費やす必要がなくな
る。
意しておき、各品種設計時にはライブラリから取り出し
てそのまま使用することができるため、品種設計時に経
路探索のために多くの計算機時間を費やす必要がなくな
る。
【００１２】
【発明の効果】以上説明したように、本発明の集積回路
の配線設計法は、大規模ブロックの周辺または内部を通
過してＩ／Ｏブロックの端子から通常の内部ブロックが
配置される領域のすぐ近くまで引き出す配線パタンを大
規模ブロックに妨げられるすべてのＩ／Ｏセル位置に対
して定義することにより、ブロック内または周囲の狭い
間隙を縫ってＩ／Ｏブロックから内部ブロックへの配線
をすべて実現できるという効果がある。また、本発明は
ブロック上の通過配線を人手により設計するため、自動
配線では実現しにくい主配線方向とは逆の方向の配線を
使用することも容易になるという効果がある。
の配線設計法は、大規模ブロックの周辺または内部を通
過してＩ／Ｏブロックの端子から通常の内部ブロックが
配置される領域のすぐ近くまで引き出す配線パタンを大
規模ブロックに妨げられるすべてのＩ／Ｏセル位置に対
して定義することにより、ブロック内または周囲の狭い
間隙を縫ってＩ／Ｏブロックから内部ブロックへの配線
をすべて実現できるという効果がある。また、本発明は
ブロック上の通過配線を人手により設計するため、自動
配線では実現しにくい主配線方向とは逆の方向の配線を
使用することも容易になるという効果がある。
【図１】本発明の一実施例を説明するための集積回路の
一部拡大平面図である。
一部拡大平面図である。
【図２】図１に示すブロックの平面図である。
【図３】従来の一例を説明するための集積回路における
ブロックの平面図である。
ブロックの平面図である。
１ 配線領域 ２ ブロック ３ 配線禁止領域 ４ 配線パタン ５ Ｉ／Ｏセル ６ Ｉ／Ｏブロック ７ 端子 ８ 配線 ９ 内部ブロック １０，１１ ２層配線 １２，１３ ２−３層間ビア １４，１５ ３層配線 １６ 間隙 １７ ３層配線禁止区域
Claims (2)
- 【請求項１】 特定の位置に配置されたブロックの端子
に接続し、前記ブロック以外の配置ブロックの配線禁止
領域に違反せず且つ互いにショートしあうことのない配
線パタンのライブラリを有し、前記配線パタンの中から
ブロックの端子位置と接続する配線パタンを選択した
後、自動配線によりこの配線パタンとネットの残りのブ
ロックを接続する経路を検索し、両配線パタンをもって
ネット全体の配線を実現することを特徴とする集積回路
の配線設計法。 - 【請求項２】 特定の位置に配置されたブロックの端子
と接続するステップと、前記ブロック以外の配置ブロッ
クの配線禁止領域に違反せず且つ互いにショートしあう
ことのない配線のライブラリを作成するステップと、前
記配線パタンの中からブロックの端子位置に接続する配
線パタンを選択するステップと、前記選択した配線パタ
ンおよびネットの残りのブロックを自動配線接続するス
テップとを含むことを特徴とする集積回路の配線設計
法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4080142A JPH05326706A (ja) | 1992-04-02 | 1992-04-02 | 集積回路の配線設計法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4080142A JPH05326706A (ja) | 1992-04-02 | 1992-04-02 | 集積回路の配線設計法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05326706A true JPH05326706A (ja) | 1993-12-10 |
Family
ID=13710020
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4080142A Pending JPH05326706A (ja) | 1992-04-02 | 1992-04-02 | 集積回路の配線設計法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05326706A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6970919B1 (en) | 1999-01-11 | 2005-11-29 | Fujitsu Limited | Method and system for network management |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63304642A (ja) * | 1987-06-03 | 1988-12-12 | Mitsubishi Electric Corp | スタンダ−ドセル方式の集積回路 |
| JPH0193164A (ja) * | 1987-10-02 | 1989-04-12 | Nec Corp | 半導体集積回路装置 |
-
1992
- 1992-04-02 JP JP4080142A patent/JPH05326706A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63304642A (ja) * | 1987-06-03 | 1988-12-12 | Mitsubishi Electric Corp | スタンダ−ドセル方式の集積回路 |
| JPH0193164A (ja) * | 1987-10-02 | 1989-04-12 | Nec Corp | 半導体集積回路装置 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6970919B1 (en) | 1999-01-11 | 2005-11-29 | Fujitsu Limited | Method and system for network management |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 19980728 |