JPH05325593A - フラッシュ型ｅｅｐｒｏｍの管理装置 - Google Patents
フラッシュ型ｅｅｐｒｏｍの管理装置Info
- Publication number
- JPH05325593A JPH05325593A JP13495592A JP13495592A JPH05325593A JP H05325593 A JPH05325593 A JP H05325593A JP 13495592 A JP13495592 A JP 13495592A JP 13495592 A JP13495592 A JP 13495592A JP H05325593 A JPH05325593 A JP H05325593A
- Authority
- JP
- Japan
- Prior art keywords
- data
- block
- rewritable
- rewriting
- flash type
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- For Increasing The Reliability Of Semiconductor Memories (AREA)
- Techniques For Improving Reliability Of Storages (AREA)
- Read Only Memory (AREA)
- Semiconductor Memories (AREA)
Abstract
(57)【要約】
【目的】フラッシュ型ＥＥＰＲＯＭにおいて、データの
書き換え可能回数を越えて使用しないようにしてデータ
の信頼性を向上させることを目的とする。 【構成】ＥＥＰＲＯＭの各ブロックに対して書き込みが
為される度に、出力手段２は、該ブロックの書き換えの
可否を示すデータを出力し、記憶手段３〜６では、その
データを順次更新記憶するように構成している。 【効果】記憶手段３〜６のデータによって、いずれのブ
ロックが書き換え可能であるか否かを知ることができ
る。
書き換え可能回数を越えて使用しないようにしてデータ
の信頼性を向上させることを目的とする。 【構成】ＥＥＰＲＯＭの各ブロックに対して書き込みが
為される度に、出力手段２は、該ブロックの書き換えの
可否を示すデータを出力し、記憶手段３〜６では、その
データを順次更新記憶するように構成している。 【効果】記憶手段３〜６のデータによって、いずれのブ
ロックが書き換え可能であるか否かを知ることができ
る。
Description
【０００１】
【産業上の利用分野】本発明は、電気的にデータの書き
込み消去を、ブロック単位で行うことができるフラッシ
ュ型ＥＥＰＲＯＭに関し、さらに詳しくは、フラッシュ
型ＥＥＰＲＯＭのデータの信頼性を高めるのに好適な管
理装置に関する。
込み消去を、ブロック単位で行うことができるフラッシ
ュ型ＥＥＰＲＯＭに関し、さらに詳しくは、フラッシュ
型ＥＥＰＲＯＭのデータの信頼性を高めるのに好適な管
理装置に関する。
【０００２】
【従来の技術】フラッシュ型ＥＥＰＲＯＭは、データの
書き込み消去をブロック単位で行うことができる。例え
ば、３２Ｋバイトのフラッシュ型ＥＥＰＲＯＭでは、ア
ドレスラインの関係で、４Ｋバイトのブロック単位でデ
ータの書き込み消去を行うことができる。
書き込み消去をブロック単位で行うことができる。例え
ば、３２Ｋバイトのフラッシュ型ＥＥＰＲＯＭでは、ア
ドレスラインの関係で、４Ｋバイトのブロック単位でデ
ータの書き込み消去を行うことができる。
【０００３】ところが、このようなフラッシュ型ＥＥＰ
ＲＯＭは、書き込みや消去の高速化を図れるものの、書
き換え可能回数は、例えば、数万回といったように有
限、すなわち、寿命がある。
ＲＯＭは、書き込みや消去の高速化を図れるものの、書
き換え可能回数は、例えば、数万回といったように有
限、すなわち、寿命がある。
【０００４】
【発明が解決しようとする課題】従来、システムに組み
込まれたフラッシュ型ＥＥＰＲＯＭにおいては、ブロッ
ク単位でのデータの書き換え回数は、考慮されておら
ず、このため、ＬＳＩメーカが保証する書き換え可能回
数を越えて使用してデータの信頼性を損ねてしまう虞れ
があるという難点がある。
込まれたフラッシュ型ＥＥＰＲＯＭにおいては、ブロッ
ク単位でのデータの書き換え回数は、考慮されておら
ず、このため、ＬＳＩメーカが保証する書き換え可能回
数を越えて使用してデータの信頼性を損ねてしまう虞れ
があるという難点がある。
【０００５】本発明は、上述の点に鑑みて為されたもの
であって、フラッシュ型ＥＥＰＲＯＭにおいて、データ
の書き換え可能回数を越えて使用しないようにしてデー
タの信頼性を向上させることを目的とする。
であって、フラッシュ型ＥＥＰＲＯＭにおいて、データ
の書き換え可能回数を越えて使用しないようにしてデー
タの信頼性を向上させることを目的とする。
【０００６】
【課題を解決するための手段】本発明では、上述の目的
を達成するために、次のように構成している。
を達成するために、次のように構成している。
【０００７】すなわち、本発明は、ブロック単位でデー
タの消去が可能なフラッシュ型ＥＥＰＲＯＭのデータの
書き換え回数を管理する装置であって、各ブロックの書
き換えの度に、該ブロックの書き換え回数と書き換え可
能な回数とに基づいて、書き換えの可否を示すデータを
出力する出力手段と、各ブロックに個別的に対応して前
記出力手段からのデータを順次更新記憶する記憶手段と
を備えている。
タの消去が可能なフラッシュ型ＥＥＰＲＯＭのデータの
書き換え回数を管理する装置であって、各ブロックの書
き換えの度に、該ブロックの書き換え回数と書き換え可
能な回数とに基づいて、書き換えの可否を示すデータを
出力する出力手段と、各ブロックに個別的に対応して前
記出力手段からのデータを順次更新記憶する記憶手段と
を備えている。
【０００８】
【作用】上記構成によれば、各ブロックに対して書き込
みが行われる度に、出力手段は、該ブロックの書き換え
の可否を示すデータを出力し、記憶手段では、そのデー
タを順次更新記憶するので、記憶手段のデータによっ
て、いずれのブロックが書き換え可能であるかを知るこ
とができることになる。
みが行われる度に、出力手段は、該ブロックの書き換え
の可否を示すデータを出力し、記憶手段では、そのデー
タを順次更新記憶するので、記憶手段のデータによっ
て、いずれのブロックが書き換え可能であるかを知るこ
とができることになる。
【０００９】
【実施例】以下、図面によって本発明の実施例につい
て、詳細に説明する。
て、詳細に説明する。
【００１０】図１は、本発明の一実施例の要部のブロッ
ク図であり、この実施例では、図２に示されるように、
アドレス領域が、００００Ｈ〜ＦＦＦＦＨであって、４
つのブロック単位で書き換えが可能なＥＥＰＲＯＭ１に
適用して説明する。すなわち、第１のブロックＡは、ア
ドレス領域が００００Ｈ〜３ＦＦＦＨであり、第２のブ
ロックＢは、アドレス領域が４０００Ｈ〜７ＦＦＦＨで
あり、第３のブロックＣは、アドレス領域が８０００Ｈ
〜ＢＦＦＦＨであり、第４のブロックＤは、アドレス領
域がＣ０００Ｈ〜ＦＦＦＦＨである。
ク図であり、この実施例では、図２に示されるように、
アドレス領域が、００００Ｈ〜ＦＦＦＦＨであって、４
つのブロック単位で書き換えが可能なＥＥＰＲＯＭ１に
適用して説明する。すなわち、第１のブロックＡは、ア
ドレス領域が００００Ｈ〜３ＦＦＦＨであり、第２のブ
ロックＢは、アドレス領域が４０００Ｈ〜７ＦＦＦＨで
あり、第３のブロックＣは、アドレス領域が８０００Ｈ
〜ＢＦＦＦＨであり、第４のブロックＤは、アドレス領
域がＣ０００Ｈ〜ＦＦＦＦＨである。
【００１１】この実施例では、図１に示されるように、
ブロック単位の書き換え回数を管理するために、各ブロ
ックＡ〜Ｄに対して書き込みがされる度に、該ブロック
Ａ〜Ｄの書き換え回数と書き換え可能な回数とに基づい
て、書き換えの可否を示すデータを出力する出力手段２
と、各ブロックＡ〜Ｄに個別的に対応して前記出力手段
２からのデータを順次更新記憶する記憶手段としての４
つの使用可否レジスタ３〜６とを備えている。
ブロック単位の書き換え回数を管理するために、各ブロ
ックＡ〜Ｄに対して書き込みがされる度に、該ブロック
Ａ〜Ｄの書き換え回数と書き換え可能な回数とに基づい
て、書き換えの可否を示すデータを出力する出力手段２
と、各ブロックＡ〜Ｄに個別的に対応して前記出力手段
２からのデータを順次更新記憶する記憶手段としての４
つの使用可否レジスタ３〜６とを備えている。
【００１２】出力手段２は、書き換え可能回数が格納さ
れる書き換え可能回数レジスタ７と、各ブロックＡ〜Ｄ
毎の書き換え回数が順次更新記憶される４つの書き換え
回数レジスタ８〜１１と、書き換えの度に、対応するブ
ロックの書き換え回数に１を加算する加算器１２と、書
き換えの度に、対応するブロックの書き換え回数と書き
換え可能回数とを比較して書き換えの可否を示すデータ
を出力する比較回路１３と、後述の第１〜第４の各選択
信号に応答してブロック単位で開閉が制御される複数の
ゲート１４〜２５を備えている。
れる書き換え可能回数レジスタ７と、各ブロックＡ〜Ｄ
毎の書き換え回数が順次更新記憶される４つの書き換え
回数レジスタ８〜１１と、書き換えの度に、対応するブ
ロックの書き換え回数に１を加算する加算器１２と、書
き換えの度に、対応するブロックの書き換え回数と書き
換え可能回数とを比較して書き換えの可否を示すデータ
を出力する比較回路１３と、後述の第１〜第４の各選択
信号に応答してブロック単位で開閉が制御される複数の
ゲート１４〜２５を備えている。
【００１３】この実施例では、書き換え可能回数レジス
タ７には、ＬＳＩメーカが保証する最大の書き換え可能
回数−１の回数がデータバスを介して予め格納される。
タ７には、ＬＳＩメーカが保証する最大の書き換え可能
回数−１の回数がデータバスを介して予め格納される。
【００１４】この書き換え可能回数レジスタ７、書き換
え回数レジスタ８〜１１および使用可否レジスタ３〜６
は、必要に応じてリセット信号によってリセットできる
ようになっている。
え回数レジスタ８〜１１および使用可否レジスタ３〜６
は、必要に応じてリセット信号によってリセットできる
ようになっている。
【００１５】各ゲート１４〜２５は、アドレスデータの
２ビットＡ１４，Ａ１５および書き込みの際にハイレベ
ルとなるライト信号に基から図３に示されるインバータ
２６，２７およびアンドゲート２８〜３５によって形成
される第１〜第４選択信号で開閉が制御される。この第
１〜第４選択信号は、対応するブロックに書き込みが行
われる度にハイレベルとなるようになっている。
２ビットＡ１４，Ａ１５および書き込みの際にハイレベ
ルとなるライト信号に基から図３に示されるインバータ
２６，２７およびアンドゲート２８〜３５によって形成
される第１〜第４選択信号で開閉が制御される。この第
１〜第４選択信号は、対応するブロックに書き込みが行
われる度にハイレベルとなるようになっている。
【００１６】例えば、アドレス領域が００００Ｈ〜３Ｆ
ＦＦＨである第１のブロックＡに対して書き込みが行わ
れると、Ａ１４＝Ｌ，Ａ１５＝Ｌ，ライト信号＝ハイレ
ベルであり、したがって、第１選択信号がハイレベルと
なり、また、アドレス領域が４０００Ｈ〜７ＦＦＦＨで
ある第２のブロックＢに対して書き込みが行われると、
Ａ１４＝Ｈ，Ａ１５＝Ｌ，ライト信号＝ハイレベルであ
り、したがって、第２選択信号がハイレベルとなる。
ＦＦＨである第１のブロックＡに対して書き込みが行わ
れると、Ａ１４＝Ｌ，Ａ１５＝Ｌ，ライト信号＝ハイレ
ベルであり、したがって、第１選択信号がハイレベルと
なり、また、アドレス領域が４０００Ｈ〜７ＦＦＦＨで
ある第２のブロックＢに対して書き込みが行われると、
Ａ１４＝Ｈ，Ａ１５＝Ｌ，ライト信号＝ハイレベルであ
り、したがって、第２選択信号がハイレベルとなる。
【００１７】このように各ゲート１４〜２５は、各ブロ
ックＡ〜Ｄに対応する第１〜第４選択信号がハイレベル
となることによってゲートが開くようになっているの
で、例えば、第１のブロックＡに対する書き換えが行わ
れると、第１選択信号が与えられる各ゲート１４，１
５，１６が開き、これによって、第１の書き換え回数レ
ジスタ８の値が、比較回路１３に出力されるとともに、
加算器１２でその値に１が加算されて第１の書き換え回
数レジスタ８の値が更新される。
ックＡ〜Ｄに対応する第１〜第４選択信号がハイレベル
となることによってゲートが開くようになっているの
で、例えば、第１のブロックＡに対する書き換えが行わ
れると、第１選択信号が与えられる各ゲート１４，１
５，１６が開き、これによって、第１の書き換え回数レ
ジスタ８の値が、比較回路１３に出力されるとともに、
加算器１２でその値に１が加算されて第１の書き換え回
数レジスタ８の値が更新される。
【００１８】比較回路１３では、第１の書き換え回数レ
ジスタ８からの書き換え回数と書き換え可能回数レジス
タ７からの書き換え可能回数とを比較し、書き換え可能
回数が、書き換え回数以上であるときには、書き換え可
に対応するハイレベルの出力をゲート１６を介して第１
の使用可否レジスタ３に与える。また、書き換え可能回
数が、書き換え回数未満であるときには、書き換え否に
対応するローレベルの出力をゲート１６を介して第１の
使用可否レジスタ３に与える。
ジスタ８からの書き換え回数と書き換え可能回数レジス
タ７からの書き換え可能回数とを比較し、書き換え可能
回数が、書き換え回数以上であるときには、書き換え可
に対応するハイレベルの出力をゲート１６を介して第１
の使用可否レジスタ３に与える。また、書き換え可能回
数が、書き換え回数未満であるときには、書き換え否に
対応するローレベルの出力をゲート１６を介して第１の
使用可否レジスタ３に与える。
【００１９】したがって、各ブロックＡ〜Ｄに対する書
き換えの度に、そのブロックＡ〜Ｄの書き換え回数と書
き換え可能回数とが比較されて書き換えの可否を示すデ
ータが、対応する使用可否レジスタ３〜６に格納される
とともに、対応する書き換え回数レジスタ８〜１１の値
に１が加算されることになる。
き換えの度に、そのブロックＡ〜Ｄの書き換え回数と書
き換え可能回数とが比較されて書き換えの可否を示すデ
ータが、対応する使用可否レジスタ３〜６に格納される
とともに、対応する書き換え回数レジスタ８〜１１の値
に１が加算されることになる。
【００２０】このように使用可否レジスタ３〜６には、
対応するブロックＡ〜Ｄの書き換えの可否を示すデータ
が順次更新記憶されるので、図示しないＣＰＵは、この
使用可否レジスタ３〜６のデータを参照することによっ
て、そのブロックＡ〜Ｄに対する書き換えを行ってよい
か否かを知ることができ、これによって、書き換え可能
回数を越えて書き換えを行うといったことを防止でき、
データの信頼性を高めることができる。
対応するブロックＡ〜Ｄの書き換えの可否を示すデータ
が順次更新記憶されるので、図示しないＣＰＵは、この
使用可否レジスタ３〜６のデータを参照することによっ
て、そのブロックＡ〜Ｄに対する書き換えを行ってよい
か否かを知ることができ、これによって、書き換え可能
回数を越えて書き換えを行うといったことを防止でき、
データの信頼性を高めることができる。
【００２１】
【発明の効果】以上のように本発明によれば、フラシュ
型ＥＥＰＲＯＭの各ブロックがアクセスされる度に、出
力手段は、該ブロックの書き換えの可否を示すデータを
出力し、記憶手段では、そのデータを順次更新記憶する
ので、記憶手段のデータによって、いずれのブロックが
書き換え可能であるか否かを知ることができ、書き換え
可能回数を越えて書き換えを行うといったことを防止で
きることになり、これによって、データの信頼性を高め
ることが可能となる。
型ＥＥＰＲＯＭの各ブロックがアクセスされる度に、出
力手段は、該ブロックの書き換えの可否を示すデータを
出力し、記憶手段では、そのデータを順次更新記憶する
ので、記憶手段のデータによって、いずれのブロックが
書き換え可能であるか否かを知ることができ、書き換え
可能回数を越えて書き換えを行うといったことを防止で
きることになり、これによって、データの信頼性を高め
ることが可能となる。
【図１】本発明の一実施例の要部のブロック図である。
【図２】ＥＥＰＲＯＭのブロックを示す図である。
【図３】図１の選択信号の形成回路を示す図である。
１ ＥＥＰＲＯＭ ２ 出力手段 ３〜６ 使用可否レジスタ（記憶手段）
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 27/10 ４９１ 8728−4Ｍ
Claims (1)
- 【請求項１】ブロック単位でデータの消去が可能なフラ
ッシュ型ＥＥＰＲＯＭのデータの書き換え回数を管理す
る装置であって、 各ブロックの書き換えの度に、該ブロックの書き換え回
数と書き換え可能な回数とに基づいて、書き換えの可否
を示すデータを出力する出力手段と、 各ブロックに個別的に対応して前記出力手段からのデー
タを順次更新記憶する記憶手段とを備えることを特徴と
するフラッシュ型ＥＥＰＲＯＭの管理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13495592A JPH05325593A (ja) | 1992-05-27 | 1992-05-27 | フラッシュ型ｅｅｐｒｏｍの管理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13495592A JPH05325593A (ja) | 1992-05-27 | 1992-05-27 | フラッシュ型ｅｅｐｒｏｍの管理装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05325593A true JPH05325593A (ja) | 1993-12-10 |
Family
ID=15140483
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP13495592A Pending JPH05325593A (ja) | 1992-05-27 | 1992-05-27 | フラッシュ型ｅｅｐｒｏｍの管理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05325593A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2004057472A1 (ja) * | 2002-12-19 | 2004-07-08 | Fujitsu Limited | プロセッサ |
| JP2006085868A (ja) * | 2004-09-17 | 2006-03-30 | Fujitsu Ltd | 書換え制限方法及び半導体装置 |
| JP2011186561A (ja) * | 2010-03-04 | 2011-09-22 | Toshiba Corp | メモリ管理装置 |
| US9280466B2 (en) | 2008-09-09 | 2016-03-08 | Kabushiki Kaisha Toshiba | Information processing device including memory management device managing access from processor to memory and memory management method |
-
1992
- 1992-05-27 JP JP13495592A patent/JPH05325593A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2004057472A1 (ja) * | 2002-12-19 | 2004-07-08 | Fujitsu Limited | プロセッサ |
| JP2006085868A (ja) * | 2004-09-17 | 2006-03-30 | Fujitsu Ltd | 書換え制限方法及び半導体装置 |
| US9280466B2 (en) | 2008-09-09 | 2016-03-08 | Kabushiki Kaisha Toshiba | Information processing device including memory management device managing access from processor to memory and memory management method |
| JP2011186561A (ja) * | 2010-03-04 | 2011-09-22 | Toshiba Corp | メモリ管理装置 |
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