JP2016133874A - 情報処理装置及びフラッシュメモリ制御方法 - Google Patents
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Abstract
【解決手段】本発明に係る情報処理装置は、データが格納されるデータ格納領域と、データ格納領域におけるデータの消去回数を示す消去回数データが格納される消去回数格納領域とを有する少なくとも1つのフラッシュメモリと、プロセッサと、少なくとも1つのフラッシュメモリとの間に接続される制御回路を備える。制御回路は、データ格納領域に格納されるデータのプロセッサによる変更を許容し、消去回数格納領域に格納される消去回数データのプロセッサによる変更を抑止する。
【選択図】図1
Description
(実施の形態1の構成)
まず、実施の形態1について説明する。図1を参照して、本実施の形態1に係るマイクロコントローラ1の構成について説明する。図1に示すように、マイクロコントローラ1は、CPU(Central Processing Unit)2と、RAM(Random Access Memory)3と、データ格納用フラッシュメモリ4と、管理ステータス用フラッシュメモリ5と、フラッシュシーケンサ6と、周辺回路7とを有する。
続いて、図4を参照して、実施の形態1に係るフラッシュシーケンサ6のコマンドについて説明する。図4に示すように、フラッシュシーケンサ6を制御するコマンドとして、データ書込みコマンドと、データ消去コマンドとが用意されている。
以上に説明したように、本実施の形態1では、フラッシュシーケンサ6(制御回路)は、ブロックB(データ格納領域)に格納されるデータのCPU2(プロセッサ)による変更を許容し、カウンタC(消去回数格納領域)に格納されるカウント値(消去回数データ)のCPU2による変更を抑止するようにしている。
続いて、実施の形態2について説明する。実施の形態1と同様の内容については、適宜説明を省略する。例えば、実施の形態2では、マイクロコントローラ1の構成、フラッシュシーケンサ6の構成、及びデータ格納用フラッシュメモリ4の構成は、図1〜3を参照して説明した実施の形態1における構成と同様であるため、説明を省略する。
続いて、図7を参照して、本実施の形態1に係る管理ステータス用フラッシュメモリ5の構成について説明する。
続いて、図8を参照して、実施の形態2に係るフラッシュシーケンサ6のデータ消去処理について説明する。なお、ここで、データ消去処理を開始するときにA領域M_Aが有効である場合について説明するが、データ消去処理を開始するときにB領域M_Bが有効である場合も同様に実施することが可能である。B領域M_Bが有効である場合には、以降の説明におけるカウンタC0_A〜CN_AとカウンタC0_B〜CN_Bとが逆に読み替えられること等は自明であるため、説明は省略する。
以上に説明したように、本実施の形態2では、制御部10は、データを消去するブロックBに対応するカウンタC_A、C_Bについては、フラグ領域Fの値が有効と示す領域(実施の形態2の例では、A領域M_A)からカウント値を取得し、取得したカウント値を更新して他方の領域(実施の形態2の例では、B領域M_B)に格納し、それ以外のカウンタC_A、C_Bについては、フラグ領域Fの値が有効と示す領域から取得したカウント値をそのまま他方の領域に格納している。
続いて、実施の形態3について説明する。実施の形態1と同様の内容については、適宜説明を省略する。例えば、実施の形態3では、マイクロコントローラ1の構成、フラッシュシーケンサ6の構成、及びデータ格納用フラッシュメモリ4の構成は、図1〜3を参照して説明した実施の形態1における構成と同様であるため、説明を省略する。
続いて、図9を参照して、本実施の形態1に係る管理ステータス用フラッシュメモリ5の構成について説明する。
続いて、図10を参照して、実施の形態3に係るフラッシュシーケンサ6のデータ消去処理について説明する。
以上に説明したように、本実施の形態3では、カウント許可を示すカウント許可フラグ(許可情報)が格納されたカウント許可フラグ領域Aに対応するカウンタCについてはカウント値を更新し、禁止を示すカウント許可フラグが格納されたカウント許可フラグ領域Aに対応するカウンタCについてはカウント値の更新を抑止するようにしている。
フラッシュメモリでは、一般的にデータを消去した場合には、全てのビットが”1”に初期化され、データの書き込みによって任意のビットが”1”から”0”に変更される。そして、本実施の形態3では、カウント許可フラグがカウント禁止からカウント許可を示すようにする変更を許容している。そのため、カウント許可フラグを上述の”1”でカウント禁止を示し、”0”でカウント許可を示すフラグとし、カウンタCとカウント許可フラグ領域Aとを異なる管理ステータス領域M(すなわち、異なるブロック)に有するようにした場合には、データを消去することなく、カウント許可フラグを変更することができる。すなわち、この場合には、次に図13を参照して説明するように、カウント許可設定処理を実施してもよい。
続いて、実施の形態4について説明する。実施の形態3と同様の内容については、適宜説明を省略する。例えば、実施の形態4では、マイクロコントローラ1の構成、フラッシュシーケンサ6の構成、及びデータ格納用フラッシュメモリ4の構成は、図1〜3を参照して説明した実施の形態3における構成と同様であるため、説明を省略する。
続いて、図14を参照して、本実施の形態4に係る管理ステータス用フラッシュメモリ5の構成について説明する。
続いて、図15及び図16を参照して、実施の形態3に係るフラッシュシーケンサ6のデータ消去処理について説明する。ステップS31の処理は、実施の形態1におけるステップS1の処理と同様であるため、説明を省略する。
以上に説明したように、本実施の形態4では、カウンタCが示すカウント値が、カウント上限値(上限値格納領域)に格納されたカウント上限値を超える場合には、ブロックBにおけるデータの消去を抑止するようにしている。これによれば、悪意のある第三者がデータ格納用フラッシュメモリ4におけるデータの改ざんを繰り返し、ソフトウェアのデバッグ等を実施すること防止できる。
2 CPU
3 RAM
4 データ格納用フラッシュメモリ
5 管理ステータス用フラッシュメモリ
6 フラッシュシーケンサ
7 周辺回路
8 周辺バス
10 制御部
11 アドレス受信部
12 コマンド受信部
13 ステータス送信部
21 アドレス指定レジスタ
22 コマンド指定レジスタ
23 ステータスレジスタ
B、B0〜BN ブロック
M、M0〜MN 管理ステータス領域
C、C0〜CN、C_A、C_B、C0_A〜CN_A、C0_B〜CN_B カウンタ
F、F0〜FN、EF フラグ領域
M_A、M0_A〜MN_A、EM_A A領域
M_B、M0_B〜MN_B、EM_B B領域
A、A0〜AN、A_A、A_B、A0_A〜AN_A、A0_B〜AN_B カウント許可フラグ領域
EM 拡張管理ステータス領域
UL、UL_A、UL_B カウント上限値領域
Claims (12)
- データが格納されるデータ格納領域と、前記データ格納領域におけるデータの消去回数を示す消去回数データが格納される消去回数格納領域とを有する少なくとも1つのフラッシュメモリと、
プロセッサと、前記少なくとも1つのフラッシュメモリとの間に接続される制御回路と、を備え、
前記制御回路は、前記データ格納領域に格納されるデータの前記プロセッサによる変更を許容し、前記消去回数格納領域に格納される消去回数データの前記プロセッサによる変更を抑止する、
情報処理装置。 - 前記制御回路は、前記消去回数格納領域に格納された消去回数データを更新した後に、前記データ格納領域に格納されたデータを消去する、
請求項1に記載の情報処理装置。 - 前記消去回数格納領域は、前記消去回数データが格納される第1の消去回数格納領域及び第2の消去回数格納領域を含み、
前記少なくとも1つのフラッシュメモリは、前記第1の消去回数格納領域と、前記第2の消去回数格納領域のいずれが有効か示す領域情報が格納される領域情報格納領域とを含み、
前記制御回路は、前記データ格納領域におけるデータを消去する場合、前記第1の消去回数格納領域及び前記第2の消去回数格納領域のうち、前記領域情報が有効と示す消去回数格納領域から前記消去回数データを取得し、取得した消去回数データを更新して他方の消去回数格納領域に格納し、当該他方の消去回数格納領域を有効と示すように前記領域情報を更新する、
請求項1に記載の情報処理装置。 - 前記少なくとも1つのフラッシュメモリは、複数の前記データ格納領域と、複数の前記第1の消去回数格納領域と、複数の前記第2の消去回数格納領域とを有し、
前記制御回路は、前記データを消去するデータ格納領域に対応する消去回数格納領域については、前記領域情報が有効と示す消去回数格納領域から前記消去回数データを取得し、取得した消去回数データを更新して他方の消去回数格納領域に格納し、それ以外の消去回数格納領域については、前記領域情報が有効と示す消去回数格納領域から取得した消去回数データをそのまま他方の消去回数格納領域に格納する、
請求項3に記載の情報処理装置。 - 前記少なくとも1つのフラッシュメモリは、複数の前記データ格納領域を有し、
前記少なくとも1つのフラッシュメモリは、さらに、前記複数のデータ格納領域のそれぞれに対応するように、複数の前記消去回数格納領域と、前記消去回数データの更新の許可/禁止を示す許可情報が格納される複数の許可情報格納領域とを有し、
前記制御回路は、許可を示す許可情報が格納された許可情報格納領域に対応する消去回数格納領域については前記消去回数データを更新し、禁止を示す許可情報が格納された許可情報格納領域に対応する消去回数格納領域については前記消去回数データの更新を抑止する、
請求項1に記載の情報処理装置。 - 前記プロセッサは、前記許可情報の変更を要求する変更要求データを前記制御回路に送信し、
前記制御回路は、前記プロセッサから受信した変更要求データによって、前記許可情報の禁止から許可への変更が要求された場合には前記許可情報の変更を許容し、前記許可情報の許可から禁止への変更が要求された場合には前記許可情報の変更を抑止する、
請求項5に記載の情報処理装置。 - 前記許可情報格納領域は、前記許可情報が格納される第1の許可情報格納領域及び第2の許可情報格納領域を含み、
前記少なくとも1つのフラッシュメモリは、さらに、前記第1の許可情報格納領域と、前記第2の許可情報格納領域のいずれが有効か示す領域情報が格納される領域情報格納領域とを含み、
前記制御回路は、前記許可情報を変更する場合、前記第1の許可情報格納領域及び前記第2の許可情報格納領域のうち、前記領域情報が有効と示さない許可情報格納領域に対して変更後の許可情報を格納し、当該許可情報格納領域を有効と示すように前記領域情報を更新する、
請求項6に記載の情報処理装置。 - 前記少なくとも1つのフラッシュメモリは、さらに、前記消去回数の上限値が格納される上限値格納領域を有し、
前記制御回路は、前記消去回数データが示す消去回数が、前記上限値格納領域に格納された上限値を超える場合には、前記データ格納領域におけるデータの消去を抑止する、
請求項1に記載の情報処理装置。 - 前記プロセッサは、前記上限値の変更を要求する上限値変更要求データを前記制御回路に送信し、
前記制御回路は、前記プロセッサから受信した上限値変更要求データによって、前記上限値を低くする変更が要求された場合には前記上限値の変更を許容し、前記上限値を高くする変更が要求された場合には前記上限値の変更を抑止する、
請求項8に記載の情報処理装置。 - 前記上限値格納領域は、前記上限値が格納される第1の上限値格納領域及び第2の上限値格納領域を含み、
前記少なくとも1つのフラッシュメモリは、さらに、前記第1の上限値格納領域と、前記第2の上限値格納領域のいずれが有効か示す領域情報が格納される領域情報格納領域とを含み、
前記制御回路は、前記上限値を変更する場合、前記第1の上限値格納領域及び前記第2の上限値格納領域のうち、前記領域情報が有効と示さない上限値格納領域に対して変更後の上限値を格納し、当該上限値格納領域を有効と示すように前記領域情報を更新する、
請求項9に記載の情報処理装置。 - 前記少なくとも1つのフラッシュメモリは、前記データ格納領域を含む第1のブロックを有する第1のフラッシュメモリと、前記消去回数格納領域を含む第2のブロックを有する第2のフラッシュメモリとを有し、
前記第2のブロックは、前記第1のブロックよりもサイズの小さいデータ消去単位である、
請求項1に記載の情報処理装置。 - データが格納されるデータ格納領域と、前記データ格納領域におけるデータの消去回数を示す消去回数データが格納される消去回数格納領域とを有する少なくとも1つのフラッシュメモリに対するデータ変更要求を、プロセッサから受け、
前記データ変更要求において変更対象として、前記データ格納領域が指定された場合には前記データを変更し、前記消去回数格納領域が指定された場合には前記消去回数データを変更しない、
フラッシュメモリ制御方法。
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