JPH05314796A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPH05314796A JPH05314796A JP11561192A JP11561192A JPH05314796A JP H05314796 A JPH05314796 A JP H05314796A JP 11561192 A JP11561192 A JP 11561192A JP 11561192 A JP11561192 A JP 11561192A JP H05314796 A JPH05314796 A JP H05314796A
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- supply voltage
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Abstract
(57)【要約】
【目的】加速テストの際に基板電位の供給能力を増大し
て基板を所定の電位に保ち、トランジスタのラッチアッ
プに起因する不良の発生を防止する。 【構成】電源電圧ＶＣＣが所定のレベル（例えば７Ｖ）
以上となったとき高レベルとなる電源電圧判定信号ＶＪ
を出力する電源電圧判定回路３を設ける。２つの基板電
位発生部２，２ａを設ける。電源電圧判定信号ＶＪが低
レベルのときは基板電位発生部２のみ発振回路１の出力
信号ＯＳＣを供給し高レベルのときは２つの基板電位発
生部２，２ａに出力信号ＯＳＣを供給する切換制御部４
を設ける。
て基板を所定の電位に保ち、トランジスタのラッチアッ
プに起因する不良の発生を防止する。 【構成】電源電圧ＶＣＣが所定のレベル（例えば７Ｖ）
以上となったとき高レベルとなる電源電圧判定信号ＶＪ
を出力する電源電圧判定回路３を設ける。２つの基板電
位発生部２，２ａを設ける。電源電圧判定信号ＶＪが低
レベルのときは基板電位発生部２のみ発振回路１の出力
信号ＯＳＣを供給し高レベルのときは２つの基板電位発
生部２，２ａに出力信号ＯＳＣを供給する切換制御部４
を設ける。
Description
【０００１】
【産業上の利用分野】本発明は半導体記憶装置に関し、
特に負の基板電位を発生して基板に供給する基板電位発
生部を備えた半導体記憶装置に関する。
特に負の基板電位を発生して基板に供給する基板電位発
生部を備えた半導体記憶装置に関する。
【０００２】
【従来の技術】一般に半導体記憶装置のうち外部から単
一電源のみの供給を受ける半導体集積回路では、その内
部に負の基板電位を発生し基板に供給する基板電位発生
部を備える場合が多い。
一電源のみの供給を受ける半導体集積回路では、その内
部に負の基板電位を発生し基板に供給する基板電位発生
部を備える場合が多い。
【０００３】図５は従来のこの種の半導体記憶装置の一
例を示す回路図である。
例を示す回路図である。
【０００４】この半導体記憶装置は、活性化制御信号Ａ
が非活性化レベル（低レベル）のときは第１の周波数で
発振し活性化レベル（高レベル）のときは第１の周波数
より高い第２の周波数で発振する発振回路１と、インバ
ータＩＶ１，ＩＶ２から成る波形成形回路２１、バッフ
ァファリングを行うインバータＩＶ３，ＩＶ４、コンデ
ンサＣ１〜Ｃ３、及びＰ型のトランジスタＱ１〜Ｑ３を
備え発振回路１の出力信号ＯＳＣから負の基板電位ＶＢ
Ｂを発生し基板に供給する基板電位発生部２とを有する
構成となっている。
が非活性化レベル（低レベル）のときは第１の周波数で
発振し活性化レベル（高レベル）のときは第１の周波数
より高い第２の周波数で発振する発振回路１と、インバ
ータＩＶ１，ＩＶ２から成る波形成形回路２１、バッフ
ァファリングを行うインバータＩＶ３，ＩＶ４、コンデ
ンサＣ１〜Ｃ３、及びＰ型のトランジスタＱ１〜Ｑ３を
備え発振回路１の出力信号ＯＳＣから負の基板電位ＶＢ
Ｂを発生し基板に供給する基板電位発生部２とを有する
構成となっている。
【０００５】この基板電位発生部２の基板電位ＶＢＢの
発生能力は、発振回路１の出力信号ＯＳＣの周波数が高
い程高くなり、ＮチャネルＭＯＳ型のトランジスタのラ
ッチアップを防止できる確率は高くなる。一方、基板電
位ＶＢＢ発生能力が高くなると消費電流は増加し、昨今
の半導体記憶装置に求められている消費電力の低減とい
う観点からすると必ずしも好ましい情況を呈しないため
に、必要最低減の能力を有するよう発振回路１の発振周
波数は設定される。
発生能力は、発振回路１の出力信号ＯＳＣの周波数が高
い程高くなり、ＮチャネルＭＯＳ型のトランジスタのラ
ッチアップを防止できる確率は高くなる。一方、基板電
位ＶＢＢ発生能力が高くなると消費電流は増加し、昨今
の半導体記憶装置に求められている消費電力の低減とい
う観点からすると必ずしも好ましい情況を呈しないため
に、必要最低減の能力を有するよう発振回路１の発振周
波数は設定される。
【０００６】また、活性化制御信号Ａが非活性化レベル
のときは、この半導体記憶装置は非活性化状態となって
いるので、発振回路１の発振周波数を低下させて消費電
力を低減している。
のときは、この半導体記憶装置は非活性化状態となって
いるので、発振回路１の発振周波数を低下させて消費電
力を低減している。
【０００７】この半導体記憶装置においては、良否の判
定を行うために、高温，高電源電圧（例えば通常の電源
電圧が５Ｖの場合７．０Ｖ以上）を印加した状態での加
速テストを行っている。
定を行うために、高温，高電源電圧（例えば通常の電源
電圧が５Ｖの場合７．０Ｖ以上）を印加した状態での加
速テストを行っている。
【０００８】
【発明が解決しようとする課題】しかしながら、この従
来の半導体記憶装置では、活性化制御信号Ａのレベルに
応じて発振回路１の周波数を切換えるだけであるので、
加速テストにおいて、基板に対する負の基板電位ＶＢＢ
の供給能力が不足し、（ＮチャネルＭＯＳ型の）トラン
ジスタのラッチアップに起因する不良が発生するという
問題点があった。
来の半導体記憶装置では、活性化制御信号Ａのレベルに
応じて発振回路１の周波数を切換えるだけであるので、
加速テストにおいて、基板に対する負の基板電位ＶＢＢ
の供給能力が不足し、（ＮチャネルＭＯＳ型の）トラン
ジスタのラッチアップに起因する不良が発生するという
問題点があった。
【０００９】本発明の目的は、加速テストにおいても基
板電位の供給不足がなく、不良の発生を防止することが
できる半導体記憶装置を提供することにある。
板電位の供給不足がなく、不良の発生を防止することが
できる半導体記憶装置を提供することにある。
【００１０】
【課題を解決するための手段】第１の発明の半導体記憶
装置は、活性化制御信号が非活性化レベルのときは第１
の周波数で発振し活性化レベルのときは前記第１の周波
数より高い第２の周波数で発振する発振回路と、この発
振回路の出力信号から所定の基板電位を発生し基板に供
給する第１の基板電位発生部と、電源電位が予め設定さ
れたレベルより低いときは第１のレベル高いときは第２
のレベルとなる電源電圧判定信号を出力する電源電圧判
定回路と、前記電源電圧判定信号が第２のレベルのとき
は出力端へ前記発振回路の出力信号を伝達し第１のレベ
ルのときは前記出力端への前記発振回路の出力信号の伝
達を停止する切換制御部と、この切換制御部の出力信号
から前記所定の基板電位を発生し前記基板に供給する第
２の基板電位発生部とを有している。
装置は、活性化制御信号が非活性化レベルのときは第１
の周波数で発振し活性化レベルのときは前記第１の周波
数より高い第２の周波数で発振する発振回路と、この発
振回路の出力信号から所定の基板電位を発生し基板に供
給する第１の基板電位発生部と、電源電位が予め設定さ
れたレベルより低いときは第１のレベル高いときは第２
のレベルとなる電源電圧判定信号を出力する電源電圧判
定回路と、前記電源電圧判定信号が第２のレベルのとき
は出力端へ前記発振回路の出力信号を伝達し第１のレベ
ルのときは前記出力端への前記発振回路の出力信号の伝
達を停止する切換制御部と、この切換制御部の出力信号
から前記所定の基板電位を発生し前記基板に供給する第
２の基板電位発生部とを有している。
【００１１】第２の発明の半導体記憶装置は、伝達され
た活性化信号が非活性化レベルのときは第１の周波数で
発振し活性化レベルのときは前記第１の周波数より高い
第２の周波数で発振する第１の発振回路と、伝達された
前記活性化制御信号が非活性化レベルのときは第３の周
波数で発振し活性化レベルのときは前記第２及び第３の
周波数より高い第４の周波数で発振する第２の発振回路
と、伝達された信号から所定の基板電位を発生し基板に
供給する基板電位発生部と、電源電圧が予め設定された
レベルより低いときは第１のレベル高いときは第２のレ
ベルとなる電源電圧判定信号を出力する電源電圧判定回
路と、前記電源電圧判定信号が第１のレベルのときは前
記活性化制御信号を前記第１の発振回路へ伝達すると共
にこの第１の発振回路の出力信号を前記基板電位発生部
へ伝達し、第２のレベルのときは前記活性化制御信号を
前記第２の発振回路へ伝達すると共にこの第２の発振回
路の出力信号を前記基板電位発生部へ伝達する切換制御
部とを有している。
た活性化信号が非活性化レベルのときは第１の周波数で
発振し活性化レベルのときは前記第１の周波数より高い
第２の周波数で発振する第１の発振回路と、伝達された
前記活性化制御信号が非活性化レベルのときは第３の周
波数で発振し活性化レベルのときは前記第２及び第３の
周波数より高い第４の周波数で発振する第２の発振回路
と、伝達された信号から所定の基板電位を発生し基板に
供給する基板電位発生部と、電源電圧が予め設定された
レベルより低いときは第１のレベル高いときは第２のレ
ベルとなる電源電圧判定信号を出力する電源電圧判定回
路と、前記電源電圧判定信号が第１のレベルのときは前
記活性化制御信号を前記第１の発振回路へ伝達すると共
にこの第１の発振回路の出力信号を前記基板電位発生部
へ伝達し、第２のレベルのときは前記活性化制御信号を
前記第２の発振回路へ伝達すると共にこの第２の発振回
路の出力信号を前記基板電位発生部へ伝達する切換制御
部とを有している。
【００１２】
【実施例】次に本発明の実施例について図面を参照して
説明する。
説明する。
【００１３】図１は第１の発明の一実施例を示す回路
図、図２はこの実施例の各部信号の波形図である。
図、図２はこの実施例の各部信号の波形図である。
【００１４】この実施例は、活性化制御信号Ａが非活性
化レベル（低レベル）のときは第１の周波数で発振し活
性化レベル（高レベル）のときは第１の周波数より高い
第２の周波数で発振する発振回路１と、この発振回路１
の出力信号ＯＳＣから負の基板電位ＶＢＢを発生し基板
に供給する第１の基板電位発生部２と、電源電圧ＶＣＣ
が予め設定されたレベル（例えば、通常の動作電源電圧
が５．０Ｖのときは７．０Ｖ）より低いときは第１のレ
ベル（低レベル）高いときは第２のレベル（高レベル）
となる電源電圧判定信号ＶＪを出力する電源電圧判定回
路３と、インバータＩＶ４１及びトランジスタＱ４１〜
Ｑ４３を備え、電源電圧判定信号ＶＪが高レベルのとき
は出力端へ発振回路１の出力信号ＯＳＣを伝達し（ＯＳ
Ｓ）低レベルのときは出力端への発振回路１の出力信号
ＯＳＣの伝達を停止する切換制御部４と、この切換制御
部４の出力信号ＯＳＳから負の基板電位ＶＢＢを発生し
基板に供給する第２の基板電位発生部２ａとを有する構
成となっている。
化レベル（低レベル）のときは第１の周波数で発振し活
性化レベル（高レベル）のときは第１の周波数より高い
第２の周波数で発振する発振回路１と、この発振回路１
の出力信号ＯＳＣから負の基板電位ＶＢＢを発生し基板
に供給する第１の基板電位発生部２と、電源電圧ＶＣＣ
が予め設定されたレベル（例えば、通常の動作電源電圧
が５．０Ｖのときは７．０Ｖ）より低いときは第１のレ
ベル（低レベル）高いときは第２のレベル（高レベル）
となる電源電圧判定信号ＶＪを出力する電源電圧判定回
路３と、インバータＩＶ４１及びトランジスタＱ４１〜
Ｑ４３を備え、電源電圧判定信号ＶＪが高レベルのとき
は出力端へ発振回路１の出力信号ＯＳＣを伝達し（ＯＳ
Ｓ）低レベルのときは出力端への発振回路１の出力信号
ＯＳＣの伝達を停止する切換制御部４と、この切換制御
部４の出力信号ＯＳＳから負の基板電位ＶＢＢを発生し
基板に供給する第２の基板電位発生部２ａとを有する構
成となっている。
【００１５】この実施例においては、電源電圧ＶＣＣが
５．０Ｖの通常の動作のときは、電源電圧判定信号ＶＪ
は低レベルであるので基板電位発生部２ａは動作せず、
常に発振回路１の出力信号ＯＳＣを受けている基板電位
発生部２のみにより基板電位ＶＢＢを発生し基板へ供給
している。これは従来例と同一であり、低消費電力型と
なっている。
５．０Ｖの通常の動作のときは、電源電圧判定信号ＶＪ
は低レベルであるので基板電位発生部２ａは動作せず、
常に発振回路１の出力信号ＯＳＣを受けている基板電位
発生部２のみにより基板電位ＶＢＢを発生し基板へ供給
している。これは従来例と同一であり、低消費電力型と
なっている。
【００１６】加速テストの際は、電源電圧ＶＣＣが通常
の５．０Ｖから７Ｖ以上、例えば７．５Ｖへと引き上げ
られるので、電源電圧判定信号ＶＪは高レベルとなり、
発振回路１の出力信号ＯＳＣが基板電位発生部２ａにも
供給され、２つの基板電位発生部２，２ａにより基板電
位ＶＢＢを発生して基板へ供給する。従って基板に対す
る基板電位ＶＢＢの供給能力が増大し基板を所定の電位
に保つことができ、ＮチャネルＭＯＳ型のトランジスタ
のラッチアップを防止し、このラッチアップに起因する
不良の発生を防止することができる。
の５．０Ｖから７Ｖ以上、例えば７．５Ｖへと引き上げ
られるので、電源電圧判定信号ＶＪは高レベルとなり、
発振回路１の出力信号ＯＳＣが基板電位発生部２ａにも
供給され、２つの基板電位発生部２，２ａにより基板電
位ＶＢＢを発生して基板へ供給する。従って基板に対す
る基板電位ＶＢＢの供給能力が増大し基板を所定の電位
に保つことができ、ＮチャネルＭＯＳ型のトランジスタ
のラッチアップを防止し、このラッチアップに起因する
不良の発生を防止することができる。
【００１７】図３は第２の発明の一実施例を示す回路
図、図４はこの実施例の各部信号の波形図である。
図、図４はこの実施例の各部信号の波形図である。
【００１８】この実施例は、伝達された活性化信号Ａが
非活性化レベル（低レベル）のときは第１の周波数で発
振し活性化レベル（高レベル）のときは第１の周波数よ
り高い第２の周波数で発振する第１の発振回路１と、伝
達された活性化制御信号Ａが非活性化レベルのときは第
３の周波数で発振し活性化レベルのときはこの第２及び
第３の周波数より高い第４の周波数で発振する第２の発
振回路１ａと、伝達された信号から負の基板電位ＶＢＢ
を発生し基板に供給する基板電位発生部２と、電源電圧
ＶＣＣが予め設定されたレベル（例えば７．０Ｖ）より
低いときは第１のレベル（低レベル）高いときは第２の
レベル（高レベル）となる電源電圧判定信号ＶＪを出力
する電源電圧判定回路３と、インバータＩＶ４１及びト
ランジスタＱ４１〜Ｑ５０を備え、電源電圧判定信号Ｖ
Ｊが第１のレベルのときは活性化制御信号Ａを第１の発
振回路１へ伝達すると共にこの第１の発振回路１の出力
信号ＯＳＣを基板電位発生部２へ伝達し、第２のレベル
のときは活性化制御信号Ａを第２の発振回路１ａへ伝達
する共にこの第２の発振回路１ａの出力信号ＯＳＣａを
基板電位発生部２へ伝達する切換制御部４ａとを有する
構成となっている。
非活性化レベル（低レベル）のときは第１の周波数で発
振し活性化レベル（高レベル）のときは第１の周波数よ
り高い第２の周波数で発振する第１の発振回路１と、伝
達された活性化制御信号Ａが非活性化レベルのときは第
３の周波数で発振し活性化レベルのときはこの第２及び
第３の周波数より高い第４の周波数で発振する第２の発
振回路１ａと、伝達された信号から負の基板電位ＶＢＢ
を発生し基板に供給する基板電位発生部２と、電源電圧
ＶＣＣが予め設定されたレベル（例えば７．０Ｖ）より
低いときは第１のレベル（低レベル）高いときは第２の
レベル（高レベル）となる電源電圧判定信号ＶＪを出力
する電源電圧判定回路３と、インバータＩＶ４１及びト
ランジスタＱ４１〜Ｑ５０を備え、電源電圧判定信号Ｖ
Ｊが第１のレベルのときは活性化制御信号Ａを第１の発
振回路１へ伝達すると共にこの第１の発振回路１の出力
信号ＯＳＣを基板電位発生部２へ伝達し、第２のレベル
のときは活性化制御信号Ａを第２の発振回路１ａへ伝達
する共にこの第２の発振回路１ａの出力信号ＯＳＣａを
基板電位発生部２へ伝達する切換制御部４ａとを有する
構成となっている。
【００１９】この実施例においては、電源電圧ＶＣＣが
５．０Ｖの通常の動作のときは、電源電圧判定信号ＶＪ
が低レベルであるので切換制御部４ａにより活性化制御
信号Ａが発振回路１のみに供給されまたこの発振回路１
の出力信号ＯＳＣが基準電位発生部２へ供給される。す
なわちこれは従来例と同一の構成である。
５．０Ｖの通常の動作のときは、電源電圧判定信号ＶＪ
が低レベルであるので切換制御部４ａにより活性化制御
信号Ａが発振回路１のみに供給されまたこの発振回路１
の出力信号ＯＳＣが基準電位発生部２へ供給される。す
なわちこれは従来例と同一の構成である。
【００２０】加速テストの際は、電源電圧ＶＣＣが通常
の５．０Ｖから７Ｖ以上、例えば７．５Ｖへと引き上げ
られるので、電源電圧判定信号ＶＪが高レベルとなり、
切換制御部４ａにより活性化制御信号Ａが発振回路１ａ
のみに供給され、またこの発振回路１ａの出力信号ＯＳ
Ｃａが基板電位発生部２へ供給される。発振回路１ａ
は、活性化制御信号Ａが活性化レベル（高レベル）にな
ると発振回路１の第２の周波数より高い第４の周波数で
発振するので、この第４の周波数の出力信号ＯＳＣａで
基板電位発生部２が駆動され、基板電位発生部２の基板
に対する基板電位ＶＢＢの供給能力が高くなる。従って
第１の発明と同様に、不良の発生防止することができ
る。
の５．０Ｖから７Ｖ以上、例えば７．５Ｖへと引き上げ
られるので、電源電圧判定信号ＶＪが高レベルとなり、
切換制御部４ａにより活性化制御信号Ａが発振回路１ａ
のみに供給され、またこの発振回路１ａの出力信号ＯＳ
Ｃａが基板電位発生部２へ供給される。発振回路１ａ
は、活性化制御信号Ａが活性化レベル（高レベル）にな
ると発振回路１の第２の周波数より高い第４の周波数で
発振するので、この第４の周波数の出力信号ＯＳＣａで
基板電位発生部２が駆動され、基板電位発生部２の基板
に対する基板電位ＶＢＢの供給能力が高くなる。従って
第１の発明と同様に、不良の発生防止することができ
る。
【００２１】
【発明の効果】以上説明したように本発明は、加速テス
トの際に電源電圧が所定のレベル以上となったことを判
定する電源電圧判定回路を設け、この電源電圧判定回路
により電源電圧が所定のレベル以上であると判定された
とき、２つの基板電位発生部で基板電位を発生するか発
振回路の周波数を更に高くして基板電位発生部に供給す
る構成とすることにより、加速テストの際に基板に対す
る基板電位の供給能力が増大するので基板を所定の電位
に保つことができ、従ってトランジスタのラッチアップ
を防止することができ、このラッチアップに起因する不
良の発生を防止することができる効果がある。
トの際に電源電圧が所定のレベル以上となったことを判
定する電源電圧判定回路を設け、この電源電圧判定回路
により電源電圧が所定のレベル以上であると判定された
とき、２つの基板電位発生部で基板電位を発生するか発
振回路の周波数を更に高くして基板電位発生部に供給す
る構成とすることにより、加速テストの際に基板に対す
る基板電位の供給能力が増大するので基板を所定の電位
に保つことができ、従ってトランジスタのラッチアップ
を防止することができ、このラッチアップに起因する不
良の発生を防止することができる効果がある。
【図１】第１の発明の一実施例を示す回路図である。
【図２】図１に示された実施例の動作を説明するための
各部信号の波形図である。
各部信号の波形図である。
【図３】第２の発明の一実施例を示す回路図である。
【図４】図３に示された実施例の動作を説明すための各
部信号の波形図である。
部信号の波形図である。
【図５】従来の半導体記憶装置の一例を示す回路図であ
る。
る。
１，１ａ 発振回路 ２，２ａ 基板電位発生部 ３ 電源電圧判定回路 ４，４ａ 切換制御部
Claims (2)
- 【請求項１】 活性化制御信号が非活性化レベルのとき
は第１の周波数で発振し活性化レベルのときは前記第１
の周波数より高い第２の周波数で発振する発振回路と、
この発振回路の出力信号から所定の基板電位を発生し基
板に供給する第１の基板電位発生部と、電源電位が予め
設定されたレベルより低いときは第１のレベル高いとき
は第２のレベルとなる電源電圧判定信号を出力する電源
電圧判定回路と、前記電源電圧判定信号が第２のレベル
のときは出力端へ前記発振回路の出力信号を伝達し第１
のレベルのときは前記出力端への前記発振回路の出力信
号の伝達を停止する切換制御部と、この切換制御部の出
力信号から前記所定の基板電位を発生し前記基板に供給
する第２の基板電位発生部とを有することを特徴とする
半導体記憶装置。 - 【請求項２】 伝達された活性化信号が非活性化レベル
のときは第１の周波数で発振し活性化レベルのときは前
記第１の周波数より高い第２の周波数で発振する第１の
発振回路と、伝達された前記活性化制御信号が非活性化
レベルのときは第３の周波数で発振し活性化レベルのと
きは前記第２及び第３の周波数より高い第４の周波数で
発振する第２の発振回路と、伝達された信号から所定の
基板電位を発生し基板に供給する基板電位発生部と、電
源電圧が予め設定されたレベルより低いときは第１のレ
ベル高いときは第２のレベルとなる電源電圧判定信号を
出力する電源電圧判定回路と、前記電源電圧判定信号が
第１のレベルのときは前記活性化制御信号を前記第１の
発振回路へ伝達すると共にこの第１の発振回路の出力信
号を前記基板電位発生部へ伝達し、第２のレベルのとき
は前記活性化制御信号を前記第２の発振回路へ伝達する
と共にこの第２の発振回路の出力信号を前記基板電位発
生部へ伝達する切換制御部とを有することを特徴とする
半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11561192A JP2792328B2 (ja) | 1992-05-08 | 1992-05-08 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11561192A JP2792328B2 (ja) | 1992-05-08 | 1992-05-08 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05314796A true JPH05314796A (ja) | 1993-11-26 |
| JP2792328B2 JP2792328B2 (ja) | 1998-09-03 |
Family
ID=14666938
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11561192A Expired - Fee Related JP2792328B2 (ja) | 1992-05-08 | 1992-05-08 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2792328B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2011028789A (ja) * | 2009-07-21 | 2011-02-10 | Fujitsu Semiconductor Ltd | 半導体集積回路 |
-
1992
- 1992-05-08 JP JP11561192A patent/JP2792328B2/ja not_active Expired - Fee Related
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2011028789A (ja) * | 2009-07-21 | 2011-02-10 | Fujitsu Semiconductor Ltd | 半導体集積回路 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2792328B2 (ja) | 1998-09-03 |
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