JPH05314282A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPH05314282A JPH05314282A JP4114510A JP11451092A JPH05314282A JP H05314282 A JPH05314282 A JP H05314282A JP 4114510 A JP4114510 A JP 4114510A JP 11451092 A JP11451092 A JP 11451092A JP H05314282 A JPH05314282 A JP H05314282A
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- JP
- Japan
- Prior art keywords
- memory
- data
- memories
- evaluation
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- Prior art date
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- Pending
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Abstract
(57)【要約】
【目的】 マイクロコンピュータ内のメモリ容量が増え
ることによる評価時間、評価コストの増加を抑える。 【構成】 マイクロコンピュータの評価時に、ＣＰＵ７
はメモリを１つ飛びにアドレスするアドレッシングバス
を出力し、メモリ１，２のプログラムデータをデータ保
持用のラッチ群３，４にそれぞれ出力させる。評価制御
回路５は入出力端子６にラッチ群３，４のメモリの２つ
のアドレス分のデータを出力する。 【効果】 評価時間が短縮され、評価コストが削減でき
た。
ることによる評価時間、評価コストの増加を抑える。 【構成】 マイクロコンピュータの評価時に、ＣＰＵ７
はメモリを１つ飛びにアドレスするアドレッシングバス
を出力し、メモリ１，２のプログラムデータをデータ保
持用のラッチ群３，４にそれぞれ出力させる。評価制御
回路５は入出力端子６にラッチ群３，４のメモリの２つ
のアドレス分のデータを出力する。 【効果】 評価時間が短縮され、評価コストが削減でき
た。
Description
【０００１】
【産業上の利用分野】本発明は、評価を容易にした半導
体装置に関するものである。
体装置に関するものである。
【０００２】
【従来の技術】近年、半導体市場では、４ビットマイコ
ンにも大容量プログラムメモリの搭載を要望するユ−ザ
−が増えてきた。
ンにも大容量プログラムメモリの搭載を要望するユ−ザ
−が増えてきた。
【０００３】以下に、従来の半導体装置について説明す
る。従来の技術を図２を参照しながら説明する。プログ
ラムを格納してあるメモリ８は、ＣＰＵ１１から出力さ
れたメモリをアドレッシングするバスにより、データを
ラッチ群９に出力する。ラッチ群９に取り込まれた複数
ビットのメモリのデータは、評価制御回路１０によっ
て、ＣＰＵ１１へ出力されるか入出力回路群１２へ出力
されるかが決定される。メモリの全データの評価を行う
場合は、メモリの最下位アドレスから最上位アドレスま
での全ビットを、アドレス毎に入出力端子群１２へ出力
し、外部評価装置に取り込まれて行われる。
る。従来の技術を図２を参照しながら説明する。プログ
ラムを格納してあるメモリ８は、ＣＰＵ１１から出力さ
れたメモリをアドレッシングするバスにより、データを
ラッチ群９に出力する。ラッチ群９に取り込まれた複数
ビットのメモリのデータは、評価制御回路１０によっ
て、ＣＰＵ１１へ出力されるか入出力回路群１２へ出力
されるかが決定される。メモリの全データの評価を行う
場合は、メモリの最下位アドレスから最上位アドレスま
での全ビットを、アドレス毎に入出力端子群１２へ出力
し、外部評価装置に取り込まれて行われる。
【０００４】
【発明が解決しようとする課題】しかしながら、上記従
来の方法では、メモリの容量が増せば増すほどアドレス
も増え、入出力端子群にデータを出力する回数も増える
ため評価時間が長くかかってしまい、評価コストの増加
につながるという欠点があった。本発明は上記従来の問
題点を解決するもので、メモリの容量が増してもメモリ
の評価時間を増加させず、評価コストの削減できる半導
体装置を提供することを目的とする。
来の方法では、メモリの容量が増せば増すほどアドレス
も増え、入出力端子群にデータを出力する回数も増える
ため評価時間が長くかかってしまい、評価コストの増加
につながるという欠点があった。本発明は上記従来の問
題点を解決するもので、メモリの容量が増してもメモリ
の評価時間を増加させず、評価コストの削減できる半導
体装置を提供することを目的とする。
【０００５】
【課題を解決するための手段】この目的を達成するため
に本発明の半導体装置は、プログラムを格納するメモリ
を２分割し、プログラムを格納する第一のメモリと、プ
ログラムを格納する第２のメモリと、前記第一のメモリ
のデータを保持する第一のラッチ群と、前記第二のメモ
リのデータを保持する第二のラッチ群と、前記第一のラ
ッチ群と、前記第二のラッチ群をコントロールする評価
制御回路と、前記第一のラッチ群のデータと前記第二の
ラッチ群のデータを出力する入出力端子群と、前記第一
のメモリ、前記第二のメモリ、前記第一、前記第二のラ
ッチ群、前記評価制御回路、および前記入出力端子群を
制御するＣＰＵとの構成を有している。
に本発明の半導体装置は、プログラムを格納するメモリ
を２分割し、プログラムを格納する第一のメモリと、プ
ログラムを格納する第２のメモリと、前記第一のメモリ
のデータを保持する第一のラッチ群と、前記第二のメモ
リのデータを保持する第二のラッチ群と、前記第一のラ
ッチ群と、前記第二のラッチ群をコントロールする評価
制御回路と、前記第一のラッチ群のデータと前記第二の
ラッチ群のデータを出力する入出力端子群と、前記第一
のメモリ、前記第二のメモリ、前記第一、前記第二のラ
ッチ群、前記評価制御回路、および前記入出力端子群を
制御するＣＰＵとの構成を有している。
【０００６】
【作用】この構成によって、２つのアドレス分のメモリ
データが、入出力端子に一度に出力されるようになるた
め、メモリの全データの評価を行う場合、その評価時間
が半減され、評価コストの削減に貢献する。
データが、入出力端子に一度に出力されるようになるた
め、メモリの全データの評価を行う場合、その評価時間
が半減され、評価コストの削減に貢献する。
【０００７】
【実施例】以下に本発明の一実施例について、図面を見
ながら説明する。
ながら説明する。
【０００８】図１は本発明の実施例である。プログラム
を格納するメモリを２分割し、１と２はメモリで、複数
ビットで構成されるプログラムデータが書かれてあり、
ＣＰＵ７から出力される、メモリをアドレッシングする
バスによってプログラムデータが出力される。３はメモ
リ１から出力されたデータを保持するラッチ群であり、
ラッチの数はメモリ１から出力されるプログラムデータ
のビット数だけ存在する。４も同様にメモリ２から出力
されたデータを保持するラッチ群であり、ラッチの数は
メモリ２から出力されるプログラムデータのビット数だ
け存在する。７はマイクロコンピュータのＣＰＵであ
り、メモリ１または同２のデータを使用するかを、メモ
リをアドレッシングするバスの最下位ビットで決定し、
ラッチ群３，４を制御し出力させる。５は評価制御回路
で、マイクロコンピュータを評価するときにＣＰＵ７か
らの信号を受け、ラッチ群３，４を制御し、データをＣ
ＰＵ７に出力するか入出力端子群６に出力するかを決定
する。
を格納するメモリを２分割し、１と２はメモリで、複数
ビットで構成されるプログラムデータが書かれてあり、
ＣＰＵ７から出力される、メモリをアドレッシングする
バスによってプログラムデータが出力される。３はメモ
リ１から出力されたデータを保持するラッチ群であり、
ラッチの数はメモリ１から出力されるプログラムデータ
のビット数だけ存在する。４も同様にメモリ２から出力
されたデータを保持するラッチ群であり、ラッチの数は
メモリ２から出力されるプログラムデータのビット数だ
け存在する。７はマイクロコンピュータのＣＰＵであ
り、メモリ１または同２のデータを使用するかを、メモ
リをアドレッシングするバスの最下位ビットで決定し、
ラッチ群３，４を制御し出力させる。５は評価制御回路
で、マイクロコンピュータを評価するときにＣＰＵ７か
らの信号を受け、ラッチ群３，４を制御し、データをＣ
ＰＵ７に出力するか入出力端子群６に出力するかを決定
する。
【０００９】上記のような構成で、マイクロコンピュー
タの評価を行う時でメモリの全データの評価を行う場合
について説明する。メモリ１，２に書かれたデータの流
れは、ラッチ群３，４までは上記と同様である。メモリ
１，２の全データの評価を行う場合は、評価制御回路５
によって、メモリ１，２のデータを同時に出力させる制
御信号をＣＰＵ７に対して出力し、ＣＰＵ７はメモリ１
と同２とに対して１つ飛びにアドレスするアドレッシン
グのバスを出力する。これによりラッチ群３，４に同時
に２つのアドレス分のデータが取り込まれ、入出力端子
へも２つのアドレス分のデータが一度に出力されるた
め、従来の方式から考え２倍の速度で評価ができ、評価
コストの削減に貢献できる。
タの評価を行う時でメモリの全データの評価を行う場合
について説明する。メモリ１，２に書かれたデータの流
れは、ラッチ群３，４までは上記と同様である。メモリ
１，２の全データの評価を行う場合は、評価制御回路５
によって、メモリ１，２のデータを同時に出力させる制
御信号をＣＰＵ７に対して出力し、ＣＰＵ７はメモリ１
と同２とに対して１つ飛びにアドレスするアドレッシン
グのバスを出力する。これによりラッチ群３，４に同時
に２つのアドレス分のデータが取り込まれ、入出力端子
へも２つのアドレス分のデータが一度に出力されるた
め、従来の方式から考え２倍の速度で評価ができ、評価
コストの削減に貢献できる。
【００１０】
【発明の効果】本発明は、マイクロコンピュータの評価
時に、メモリデータのラッチを２つ設けることにより、
メモリの全データの評価を行う場合、２つのアドレス分
のデータが一度に出力されるために、従来までの２倍の
速度で評価ができ、評価コストの削減に貢献できる半導
体装置を実現できるものである。
時に、メモリデータのラッチを２つ設けることにより、
メモリの全データの評価を行う場合、２つのアドレス分
のデータが一度に出力されるために、従来までの２倍の
速度で評価ができ、評価コストの削減に貢献できる半導
体装置を実現できるものである。
【図面の簡単な説明】
【図１】本発明の半導体装置の一実施例のブロック図
【図２】従来例のブロック図
１ 第一のメモリ ２ 第二のメモリ ３ 第一のラッチ群 ４ 第二のラッチ群 ５ 評価制御回路 ６ 入出力端子群 ７ ＣＰＵ ８ メモリ ９ ラッチ群 １０ 評価制御回路 １１ 入出力端子群 １２ ＣＰＵ
Claims (1)
- 【請求項１】プログラムを格納するメモリを２分割し、
プログラムを格納する第一のメモリと、プログラムを格
納する第２のメモリと、前記第一のメモリのデータを保
持する第一のラッチ群と、前記第二のメモリのデータを
保持する第二のラッチ群と、前記第一のラッチ群と、前
記第二のラッチ群をコントロールする評価制御回路と、
前記第一のラッチ群のデータと前記第二のラッチ群のデ
ータを出力する入出力端子群と、前記第一のメモリ、前
記第二のメモリ、前記第一のラッチ群、前記第二のラッ
チ群、前記評価制御回路、および前記入出力端子群を制
御するＣＰＵとを有することを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4114510A JPH05314282A (ja) | 1992-05-07 | 1992-05-07 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4114510A JPH05314282A (ja) | 1992-05-07 | 1992-05-07 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05314282A true JPH05314282A (ja) | 1993-11-26 |
Family
ID=14639567
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4114510A Pending JPH05314282A (ja) | 1992-05-07 | 1992-05-07 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05314282A (ja) |
-
1992
- 1992-05-07 JP JP4114510A patent/JPH05314282A/ja active Pending
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